JPH01243572A - 相補型薄膜トランジスタ及びその製造方法 - Google Patents
相補型薄膜トランジスタ及びその製造方法Info
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- JPH01243572A JPH01243572A JP63071272A JP7127288A JPH01243572A JP H01243572 A JPH01243572 A JP H01243572A JP 63071272 A JP63071272 A JP 63071272A JP 7127288 A JP7127288 A JP 7127288A JP H01243572 A JPH01243572 A JP H01243572A
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Landscapes
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフラット、デイスプレィ、８０１８子（Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ ｏｎ １ｎｓｕｌａｔｏｒ
）Ｗに用いる半導体Ｈ１ｔの構造及びその製造方法に関
する。
ｉｃｏｎｄｕｃｔｏｒ ｏｎ １ｎｓｕｌａｔｏｒ
）Ｗに用いる半導体Ｈ１ｔの構造及びその製造方法に関
する。
従来、例えばＣｏｎｆｅｒｅｎｃｅ Ｒｅｃ。
ｒｄ ｏｆ ｔｈｅ １９８５ １ｎｔｅｒｎａ
ｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｒｅ５ｅａｒｃｈ
Ｃｏｎｆｅｒｅｎｃｅ、Ｐ、９−１３ （１９８５
）のように、絶縁性基板上にＣＭ ＯＳ構造（相補型Ｍ
Ｏ３構造）を形成する方法として、イオン注入法が用い
られるのが一般的であった。
ｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｒｅ５ｅａｒｃｈ
Ｃｏｎｆｅｒｅｎｃｅ、Ｐ、９−１３ （１９８５
）のように、絶縁性基板上にＣＭ ＯＳ構造（相補型Ｍ
Ｏ３構造）を形成する方法として、イオン注入法が用い
られるのが一般的であった。
しかし前述の従来技術は、イオン注入法を用いてドーパ
ントの導入を行うため、高価なイオン注入装置の使用が
不可欠であり、またその処理能力も小さい。
ントの導入を行うため、高価なイオン注入装置の使用が
不可欠であり、またその処理能力も小さい。
また、イオン注入後にドーパントを活性化するために高
温に保持する必要があるために、絶縁性基板として高価
な石英ガラスの使用が不可欠であるという欠点を存して
いた。
温に保持する必要があるために、絶縁性基板として高価
な石英ガラスの使用が不可欠であるという欠点を存して
いた。
そこで、本発明は以上の欠点を解決するもので、その目
的とするところは、安価なガラス基板を絶縁基板に使用
可能で、ｊｌ産性に富む製造方法で形成可能な０Ｍ９Ｓ
構造を提供するところにある。
的とするところは、安価なガラス基板を絶縁基板に使用
可能で、ｊｌ産性に富む製造方法で形成可能な０Ｍ９Ｓ
構造を提供するところにある。
又、他の目的は上記の目的を達成するための信頼性の高
い製造方法を提供することにある。
い製造方法を提供することにある。
（り 本発明の半導体装置は絶縁性基板上にｎ型半導
体からなるゲート電極を持つＰチャンネル電界効果型薄
膜トランジスタ、及びＰ型半導体からなるゲート電極を
もつＮチャンネル電界効果！薄膜トランジスタ構造を含
むことを特徴とする。
体からなるゲート電極を持つＰチャンネル電界効果型薄
膜トランジスタ、及びＰ型半導体からなるゲート電極を
もつＮチャンネル電界効果！薄膜トランジスタ構造を含
むことを特徴とする。
■ 本発明の製造方法はＮ型半導体、及びＰｍ半導体を
構成する製造方法として、減圧ＣＶＤ法、常圧デポジシ
ョン法、プラズマＣＶＤ法等のデポジション法を用いる
ことを特徴とする。
構成する製造方法として、減圧ＣＶＤ法、常圧デポジシ
ョン法、プラズマＣＶＤ法等のデポジション法を用いる
ことを特徴とする。
第１図は本発明による構造、及び製造方法を用イテ作製
した１実施例としてインバー９−Ｃ反転増幅器）を示し
た図で、（ａ）は上視図で、（ｂ）は（ａ）図ＡＡ’に
おける断面図を示したものである。
した１実施例としてインバー９−Ｃ反転増幅器）を示し
た図で、（ａ）は上視図で、（ｂ）は（ａ）図ＡＡ’に
おける断面図を示したものである。
絶縁性基板１上にＰ型半導体からなるＰチャンネル電界
効果型薄膜トランジスタのソース電極部、及びドレイン
電極部２が形成されており、該両型極部を結ぶ様にドー
パントを含まない半導体によりチャンネル部４が形成さ
れている。その上にはゲート絶Ｒ膜５が形成されており
、さらにその上にはＮ型半導体からなるゲート電［８が
形成され、Ｐチャンネル電界効果薄膜トランジスタを構
成している。
効果型薄膜トランジスタのソース電極部、及びドレイン
電極部２が形成されており、該両型極部を結ぶ様にドー
パントを含まない半導体によりチャンネル部４が形成さ
れている。その上にはゲート絶Ｒ膜５が形成されており
、さらにその上にはＮ型半導体からなるゲート電［８が
形成され、Ｐチャンネル電界効果薄膜トランジスタを構
成している。
又、該絶縁性基板上にＰｍ半導体からなるゲート電極３
が形成されており、その上にゲート絶縁膜５が形成され
ている。その上にＮ型半導体からなるＮチャンネル電界
効果型薄膜トランジスタのソース電極部及びドレイン電
極部７が形成すｈ−ｃいる。さらに該ソース、ドレイン
両電極部を結ぶ様にドーパントを含まない半導体により
チャンネル部８が形成され、Ｎチャンネル電界効果型薄
膜トランジスタを構成している。
が形成されており、その上にゲート絶縁膜５が形成され
ている。その上にＮ型半導体からなるＮチャンネル電界
効果型薄膜トランジスタのソース電極部及びドレイン電
極部７が形成すｈ−ｃいる。さらに該ソース、ドレイン
両電極部を結ぶ様にドーパントを含まない半導体により
チャンネル部８が形成され、Ｎチャンネル電界効果型薄
膜トランジスタを構成している。
さらに、該Ｐチャンネル電界効果形ｍ膜トランジスタと
該Ｎチャンネル電界効果薄膜トランジスタを電気的に結
合するためにコンタクトホール８、及び配置１１０が形
成され、ＣＭＯ３構造からなるインバータが構成されて
いる。
該Ｎチャンネル電界効果薄膜トランジスタを電気的に結
合するためにコンタクトホール８、及び配置１１０が形
成され、ＣＭＯ３構造からなるインバータが構成されて
いる。
第１図に示した構造からなる半導体装置の製造工程の１
例を第２図に示して、さらに詳しく説明する。
例を第２図に示して、さらに詳しく説明する。
まず、絶縁性基板１上に減圧ＣＶＤ法、常圧ＣＶＤ法、
プラズマＣＶＤ法等のデポジション法を用いてＰ型Ｓｉ
薄膜を付着させ、フォトリングラフイー法を用いて該Ｆ
！Ｉｉｔを島伏に加工し、Ｐチャンネル電界効果型トラ
ンジスタのソース電極部、及びドレイン電極部２を形成
する。又、同時にＮチャンネル電界効果型トランジスタ
のゲート電極３を形成する。（第２図（ａ）） 次にＰチャンネル電界効果型トランジスタのチャンネル
部４を形成するために、前記デポジション法を用いて、
ドーパントを含まないＳｉ薄膜を付着させ、フォトリソ
グラフィー法を用いる。
プラズマＣＶＤ法等のデポジション法を用いてＰ型Ｓｉ
薄膜を付着させ、フォトリングラフイー法を用いて該Ｆ
！Ｉｉｔを島伏に加工し、Ｐチャンネル電界効果型トラ
ンジスタのソース電極部、及びドレイン電極部２を形成
する。又、同時にＮチャンネル電界効果型トランジスタ
のゲート電極３を形成する。（第２図（ａ）） 次にＰチャンネル電界効果型トランジスタのチャンネル
部４を形成するために、前記デポジション法を用いて、
ドーパントを含まないＳｉ薄膜を付着させ、フォトリソ
グラフィー法を用いる。
（第２図（ｂ））
Ｐチャンネル電界効果型薄膜トランジスタ、Ｎチャンネ
ル電界効果薄膜トランジスタの両トラ／ジスタのゲート
絶縁膜５となるＳｉＯ＊Ｉｉを前記デポクシ２ノ法を用
いて形成する。（第２図（Ｃ）） 次に、前記デポジション法を用いてＮＭＩＳｉ薄暎を付
着させ、フォトリソグラフィー法を用いて、Ｐチャンネ
ル電界効果薄膜トランジスタのゲート電極６、及びＮチ
ャンネル電界効果型ＦｉＩ膜トランジスタのソース電極
部、ドレイン電極部７が形成される。（第２図（ｄ）） 前工程で形成された絶ａ膜５はこの工程で重要な役割を
はたす。
ル電界効果薄膜トランジスタの両トラ／ジスタのゲート
絶縁膜５となるＳｉＯ＊Ｉｉを前記デポクシ２ノ法を用
いて形成する。（第２図（Ｃ）） 次に、前記デポジション法を用いてＮＭＩＳｉ薄暎を付
着させ、フォトリソグラフィー法を用いて、Ｐチャンネ
ル電界効果薄膜トランジスタのゲート電極６、及びＮチ
ャンネル電界効果型ＦｉＩ膜トランジスタのソース電極
部、ドレイン電極部７が形成される。（第２図（ｄ）） 前工程で形成された絶ａ膜５はこの工程で重要な役割を
はたす。
（ｉ） 前記デポジション法を用いｒＮ型Ｓｉ薄膜を
付着させる際に、Ｐ型Ｓｉ薄膜にＮ型ドーパントが、Ｎ
型Ｓｉ薄膜にＰ型ドーパントが相互拡散することを防止
する働きをし、相互拡散によるＮ型Ｓｉ薄膜、及びＰ型
ｓ１薄膜の高抵抗化を防ぐことが可能となる。
付着させる際に、Ｐ型Ｓｉ薄膜にＮ型ドーパントが、Ｎ
型Ｓｉ薄膜にＰ型ドーパントが相互拡散することを防止
する働きをし、相互拡散によるＮ型Ｓｉ薄膜、及びＰ型
ｓ１薄膜の高抵抗化を防ぐことが可能となる。
（ｉｉ） Ｎ！！Ｓｉ薄膜をフォトリングラフイー法
に上り島伏に加工する際に、該絶＆を膜は、エフチンゲ
ストツバ−として働き、大面積基板全面で安定したエツ
チングを行うことが可能となる。
に上り島伏に加工する際に、該絶＆を膜は、エフチンゲ
ストツバ−として働き、大面積基板全面で安定したエツ
チングを行うことが可能となる。
（ｉｉｉ ） 基板の大面積化が容易である点が、ガ
ラス基板を用いる最大の理由であるが、前記（ｉ）、（
ｉｆ）の効果により安定して、Ｎ型チャンネル、Ｐ！！
チャンネル双方の薄膜トランジスタを大面積にわたって
形成でき、ガラス基板を用いることが可能となる。
ラス基板を用いる最大の理由であるが、前記（ｉ）、（
ｉｆ）の効果により安定して、Ｎ型チャンネル、Ｐ！！
チャンネル双方の薄膜トランジスタを大面積にわたって
形成でき、ガラス基板を用いることが可能となる。
次の工程で、Ｎチャンネル電界効果型薄膜トランジスタ
のチャンネル部８を前記デポジション法によりドーパン
トを含まないＳｉｌ膜を付着し、フォトリングラフイー
法を用いて加工することにより得る。（第２図（ｅ）） 次にフォトリソグラフィー法を用いてコンタクトホール
９を形成し、スパッタリング法を用いて金ｒｆＡＦ４膜
を付着させ、フォトリング、ラフイー法を用いて前記両
チャンネル電界効果型薄膜トランジ゛ スタ間の配線等
を行う。
のチャンネル部８を前記デポジション法によりドーパン
トを含まないＳｉｌ膜を付着し、フォトリングラフイー
法を用いて加工することにより得る。（第２図（ｅ）） 次にフォトリソグラフィー法を用いてコンタクトホール
９を形成し、スパッタリング法を用いて金ｒｆＡＦ４膜
を付着させ、フォトリング、ラフイー法を用いて前記両
チャンネル電界効果型薄膜トランジ゛ スタ間の配線等
を行う。
以上の工程により、第１図に示した構造の半導 −体装
置を得ることができろ。
置を得ることができろ。
尚、以上の製造工程では、Ｐｉ！Ｓｉ薄膜を形成する工
程の後にＮ型Ｓｉ薄膜を形成したが、この逆の順でも、
もちろん構わないことは明らかである。
程の後にＮ型Ｓｉ薄膜を形成したが、この逆の順でも、
もちろん構わないことは明らかである。
又、ゲート絶縁膜としてＳｉｎ、を他の方法、例えばス
パッタリング法を用いて形成してもかまわないし、５ｉ
ｏｓ以外の絶縁性物質を用いても、なんらかまわない。
パッタリング法を用いて形成してもかまわないし、５ｉ
ｏｓ以外の絶縁性物質を用いても、なんらかまわない。
さらに、Ｓｉを半導体として用いた例を示したがＰ型及
びＮ型の半導体が前記デポジションによって形成できる
化合物、例えばＧｅ等を用いてもかまわない。
びＮ型の半導体が前記デポジションによって形成できる
化合物、例えばＧｅ等を用いてもかまわない。
また配線として、金属以外に十分小さな抵抗率を宵する
半導体、超伝導体等を用いても同様な効果を示すことは
明らかである。
半導体、超伝導体等を用いても同様な効果を示すことは
明らかである。
本発明は以上述べた様に、量産性に富む減圧ＣＶＤ法、
常圧ＣＶＤ法、プラズマＣＶＤ法等のデポジション法を
用いてドーパントの導入された半導体膜を形成している
ので、高価で生産性の低いイオン注入装置を使用せずに
ＣＭＯ３構造の形成が可能であるという特徴を育する。
常圧ＣＶＤ法、プラズマＣＶＤ法等のデポジション法を
用いてドーパントの導入された半導体膜を形成している
ので、高価で生産性の低いイオン注入装置を使用せずに
ＣＭＯ３構造の形成が可能であるという特徴を育する。
又、以上のＣＭＯ８ｔｌＩ造の製造工程は、Ｐ型半導体
とＮＩＪ１半４体との間の絶Ｒ膜の作用により、大面積
にわたり、安定した高性能の半導体装置の製造を可能と
する。
とＮＩＪ１半４体との間の絶Ｒ膜の作用により、大面積
にわたり、安定した高性能の半導体装置の製造を可能と
する。
又、イオン注入後のドーパントの活性化に必要な高潟工
程を必要としないために絶縁性基板として安価なガラス
基板の使用が可能となる。
程を必要としないために絶縁性基板として安価なガラス
基板の使用が可能となる。
【図面の簡単な説明】
第１図（ａ）（ｂ）は本発明による半導体装置の１例と
してインバーター（反転増幅器）を示した図である。 （ａ）は上視図であり、（ｂ）は（λ）のＡＡ′におけ
る断面図を示したものである。 ｌ・・・絶縁性基板 ２・・・Ｐ型半導体からなるソース及びドレイン電極部 ３・・・Ｐｊ！半導体からなるゲート電極４．８・・・
チャンネル部 ５・・・ゲート絶縁膜 ６・・・Ｎ型半導体からなるゲート電極７・・・Ｎ！！
！半導体からなるソース及びドレイン電極部 ９・・・コンタクトホール １０・・・金属配線 第２図（＆）〜（ｆ）は、第１図に示した半導体装置の
製造工程の１例を示した断面図である。 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名・（ａ） り （ト］
してインバーター（反転増幅器）を示した図である。 （ａ）は上視図であり、（ｂ）は（λ）のＡＡ′におけ
る断面図を示したものである。 ｌ・・・絶縁性基板 ２・・・Ｐ型半導体からなるソース及びドレイン電極部 ３・・・Ｐｊ！半導体からなるゲート電極４．８・・・
チャンネル部 ５・・・ゲート絶縁膜 ６・・・Ｎ型半導体からなるゲート電極７・・・Ｎ！！
！半導体からなるソース及びドレイン電極部 ９・・・コンタクトホール １０・・・金属配線 第２図（＆）〜（ｆ）は、第１図に示した半導体装置の
製造工程の１例を示した断面図である。 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名・（ａ） り （ト］
Claims (2)
- （１）絶縁性基板上にｎ型半導体からなるゲート電極を
持つＰチャンネル電界効果型薄膜トランジスタ、及びＰ
型半導体からなるゲート電極をもつＮチャンネル電界効
果型薄膜トランジスタが設置された構造を含むことを特
徴とする半導体装置。 - （２）Ｎ型半導体、Ｐ型半導体を形成する製造方法とし
て、減圧ＣＶＤ法、常圧ＣＶＤ法、プラズマＣＶＤ法等
のデポジション法を用いることを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071272A JP2653092B2 (ja) | 1988-03-25 | 1988-03-25 | 相補型薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071272A JP2653092B2 (ja) | 1988-03-25 | 1988-03-25 | 相補型薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243572A true JPH01243572A (ja) | 1989-09-28 |
| JP2653092B2 JP2653092B2 (ja) | 1997-09-10 |
Family
ID=13455916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071272A Expired - Lifetime JP2653092B2 (ja) | 1988-03-25 | 1988-03-25 | 相補型薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2653092B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693324B2 (en) * | 1996-04-26 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a thin film transistor and manufacturing method thereof |
| JP2005150641A (ja) * | 2003-11-19 | 2005-06-09 | Seiko Epson Corp | 回路基板、回路基板の製造方法、表示装置および電子機器 |
| JP2010206154A (ja) * | 2009-02-09 | 2010-09-16 | Hitachi Displays Ltd | 表示装置 |
| JP2011049537A (ja) * | 2009-08-25 | 2011-03-10 | Korea Electronics Telecommun | 不揮発性メモリセル及びその製造方法 |
| JP2016122857A (ja) * | 2009-10-09 | 2016-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN107408831A (zh) * | 2015-03-23 | 2017-11-28 | 西门子公司 | 用于对储能器进行充电或放电的方法和装置 |
-
1988
- 1988-03-25 JP JP63071272A patent/JP2653092B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693324B2 (en) * | 1996-04-26 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a thin film transistor and manufacturing method thereof |
| JP2005150641A (ja) * | 2003-11-19 | 2005-06-09 | Seiko Epson Corp | 回路基板、回路基板の製造方法、表示装置および電子機器 |
| JP2010206154A (ja) * | 2009-02-09 | 2010-09-16 | Hitachi Displays Ltd | 表示装置 |
| JP2011049537A (ja) * | 2009-08-25 | 2011-03-10 | Korea Electronics Telecommun | 不揮発性メモリセル及びその製造方法 |
| US8558295B2 (en) | 2009-08-25 | 2013-10-15 | Electronics And Telecommunications Research Institute | Nonvolatile memory cell and method of manufacturing the same |
| US8716035B2 (en) | 2009-08-25 | 2014-05-06 | Electronics And Telecommunications Research Institute | Nonvolatile memory cell and method of manufacturing the same |
| JP2016122857A (ja) * | 2009-10-09 | 2016-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9941413B2 (en) | 2009-10-09 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having different types of thin film transistors |
| CN107408831A (zh) * | 2015-03-23 | 2017-11-28 | 西门子公司 | 用于对储能器进行充电或放电的方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2653092B2 (ja) | 1997-09-10 |
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