JPH02159768A - 薄膜ｅ↑２ｐｒｏｍおよびその製造方法 - Google Patents
薄膜ｅ↑２ｐｒｏｍおよびその製造方法Info
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- JPH02159768A JPH02159768A JP63313811A JP31381188A JPH02159768A JP H02159768 A JPH02159768 A JP H02159768A JP 63313811 A JP63313811 A JP 63313811A JP 31381188 A JP31381188 A JP 31381188A JP H02159768 A JPH02159768 A JP H02159768A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜Ｅ２ ＦＲＯＭおよびその製造方法に関す
るものである。
るものである。
最近、Ｅ２ＰＲＯＭとして、メモリ用トランジスタとこ
のメモリ用トランジスタを選択する選択用トランジスタ
とを薄膜トランジスタで構成した薄膜Ｅ２ ＦＲＯＭが
考えられている。
のメモリ用トランジスタを選択する選択用トランジスタ
とを薄膜トランジスタで構成した薄膜Ｅ２ ＦＲＯＭが
考えられている。
第３図は従来の薄膜Ｅ２ ＦＲＯＭを示したもので、こ
の薄膜Ｅ２ＰＲＯＭは、ガラス等からなる絶縁基板１の
上に、メモリ用薄膜トランジスタＴ１と選択用薄膜トラ
ンジスタＴ２とを形成した構成となっている。なお、薄
膜トランジスタには、スタガー型、逆スタガー型、コプ
ラナ型、逆スタガ−型のものがあるか、第３図ではメモ
リ用および選択用薄膜トランジスタＴＩ。
の薄膜Ｅ２ＰＲＯＭは、ガラス等からなる絶縁基板１の
上に、メモリ用薄膜トランジスタＴ１と選択用薄膜トラ
ンジスタＴ２とを形成した構成となっている。なお、薄
膜トランジスタには、スタガー型、逆スタガー型、コプ
ラナ型、逆スタガ−型のものがあるか、第３図ではメモ
リ用および選択用薄膜トランジスタＴＩ。
Ｔ２を逆スタガー型薄膜トランジスタとした薄膜Ｅ２
ＦＲＯＭを示している。
ＦＲＯＭを示している。
この薄膜Ｅ２ ＦＲＯＭは、基板１上にまずメモリ用薄
膜トランジスタＴＩを形成し、次いでこの基板１上に選
択用薄膜トランジスタＴ２を形成する方法で製造された
もので、メモリ用薄膜トランジスタＴ１は、基板］」二
に形成されたゲート電極Ｇ１と、このゲート電極Ｇ１の
上に基板全面にわたって形成されたＳｉＮからなるゲー
ト絶縁膜２と、このゲート絶縁膜２の上に前記ゲート電
極Ｇ１に対向させて形成された１−ａ−８ｉ半導体層３
と、この半導体層３の上にｎ”−ａ−８ｉ層４を介して
形成されたソース、ドレイン電極ＳＬ。
膜トランジスタＴＩを形成し、次いでこの基板１上に選
択用薄膜トランジスタＴ２を形成する方法で製造された
もので、メモリ用薄膜トランジスタＴ１は、基板］」二
に形成されたゲート電極Ｇ１と、このゲート電極Ｇ１の
上に基板全面にわたって形成されたＳｉＮからなるゲー
ト絶縁膜２と、このゲート絶縁膜２の上に前記ゲート電
極Ｇ１に対向させて形成された１−ａ−８ｉ半導体層３
と、この半導体層３の上にｎ”−ａ−８ｉ層４を介して
形成されたソース、ドレイン電極ＳＬ。
Ｄｌとからなっている。また、選択用薄膜トランジスタ
Ｔ２は、前記メモリ用薄膜トランジスタＴ１のゲート絶
縁膜２」二に形成されたゲート電極Ｇ２と、このゲート
電極Ｇ２の」二に基板全面にわたって形成されたＳｉＮ
からなるゲート絶縁膜５と、このゲート絶縁膜５の上に
前記ゲート電極Ｇ２に対向させて形成された１−ａ−３
ｉ半導体層６と、この半導体層６の上にｎ＋−ａ−８ｉ
層７を介して形成されたソース、ドレイン電極Ｓ２゜Ｄ
２とからなっており、この選択用薄膜トランジスタＴ２
のソース電極Ｓ２は、このソース電極Ｓ２と一体に形成
した接続配線８を介して、ゲト絶縁膜５に設けたコンタ
クト孔９においてメモリ用薄膜トランジスタＴ１のドレ
イン電極Ｄ１に接続されている。
Ｔ２は、前記メモリ用薄膜トランジスタＴ１のゲート絶
縁膜２」二に形成されたゲート電極Ｇ２と、このゲート
電極Ｇ２の」二に基板全面にわたって形成されたＳｉＮ
からなるゲート絶縁膜５と、このゲート絶縁膜５の上に
前記ゲート電極Ｇ２に対向させて形成された１−ａ−３
ｉ半導体層６と、この半導体層６の上にｎ＋−ａ−８ｉ
層７を介して形成されたソース、ドレイン電極Ｓ２゜Ｄ
２とからなっており、この選択用薄膜トランジスタＴ２
のソース電極Ｓ２は、このソース電極Ｓ２と一体に形成
した接続配線８を介して、ゲト絶縁膜５に設けたコンタ
クト孔９においてメモリ用薄膜トランジスタＴ１のドレ
イン電極Ｄ１に接続されている。
しかしながら、」１記従来の薄膜Ｅ２ ＦＲＯＭは、メ
モリ用薄膜トランジスタＴ」と選択用薄膜ｌ・ランンス
タＴ２とを別工程で形成したものであるため、この薄膜
Ｅ２ＰＲＯＭはその製造に多くの工程数を要するという
問題をもっていた。
モリ用薄膜トランジスタＴ」と選択用薄膜ｌ・ランンス
タＴ２とを別工程で形成したものであるため、この薄膜
Ｅ２ＰＲＯＭはその製造に多くの工程数を要するという
問題をもっていた。
このようにメモリ用薄膜トランジスタＴＩと選択用薄膜
トランジスタＴ２とを別工程で形成しているのは、メモ
リ用薄膜トランジスタＴＩのゲト絶縁膜２はメモリ効果
をもたせるためにヒステリシス性を有するものとする必
要かあり、選択用薄膜トランジスタＴ２のゲート絶縁膜
５はヒステリシス性のないものとする必要があるためで
ある。
トランジスタＴ２とを別工程で形成しているのは、メモ
リ用薄膜トランジスタＴＩのゲト絶縁膜２はメモリ効果
をもたせるためにヒステリシス性を有するものとする必
要かあり、選択用薄膜トランジスタＴ２のゲート絶縁膜
５はヒステリシス性のないものとする必要があるためで
ある。
すなわち、メモリ用および選択用薄膜トランジスタＴＬ
、Ｔ２のゲート絶縁膜２，５はいずれもＳｉＮ膜ではあ
るが、このＳｉＮ膜は、そのシリコン原子Ｓｉ と窒素
原子Ｎの組成比Ｓｊ／Ｎによって電界に対するヒステリ
シス特性が異なっており、選択用薄膜トランジスタＴ２
のゲート絶縁膜５としては、」二記Ｓｉ／Ｎの値が化学
量論比（Ｓ ｉ ｌ Ｎ ＝ ０ 、 ７５ ）に近い
、ヒステリシス性のないＳｉＮ膜が用いられ、メモリ用
薄膜トランジスタＴ１のゲート絶縁膜２としては、Ｓｉ
／Ｎの値を化学量論比よりも大きくした、ヒステリシス
性をもつＳｉＮ膜が用いられている。
、Ｔ２のゲート絶縁膜２，５はいずれもＳｉＮ膜ではあ
るが、このＳｉＮ膜は、そのシリコン原子Ｓｉ と窒素
原子Ｎの組成比Ｓｊ／Ｎによって電界に対するヒステリ
シス特性が異なっており、選択用薄膜トランジスタＴ２
のゲート絶縁膜５としては、」二記Ｓｉ／Ｎの値が化学
量論比（Ｓ ｉ ｌ Ｎ ＝ ０ 、 ７５ ）に近い
、ヒステリシス性のないＳｉＮ膜が用いられ、メモリ用
薄膜トランジスタＴ１のゲート絶縁膜２としては、Ｓｉ
／Ｎの値を化学量論比よりも大きくした、ヒステリシス
性をもつＳｉＮ膜が用いられている。
このため、従来は、基板１」−にまずメモリ用薄膜トラ
ンジスタＴ１を形成し、この後選択用薄膜トランジスタ
Ｔ２を形成しているが、このようにメモリ用薄膜トラン
ジスタＴ１と選択用薄膜トランジスタＴ２とを別工程で
形成するのでは、ゲト電極Ｇｌとなる金属膜の膜付けと
そのパターニング、ゲート絶縁膜２となるＳｉＮ膜の膜
付け、１−ａ−５ｉ半導体層３およびｎ＋−ａ−８ｉ層
４の膜付けとそのパターニング、ソース、ドレイン電極
ＳＬ、Ｄｉとなる金属膜の膜付けとそのパターニングお
よびチャンネル部のｎ”−ａ−３ｉ層４の除去を行なっ
てメモリ用薄膜トランジスタＴ１を形成し、さらに上記
工程を繰返して選択用薄膜トランジスタＴ２を形成しな
ければならないから、」１記従来の薄膜Ｅ２ ＦＲＯＭ
はその製造に多くの工程数を要していた。また、この薄
膜Ｅ２ ＦＲＯＭでは、選択用薄膜トランジスタＴ２を
メモリ用薄膜トランジスタＴ１のゲート絶縁膜２上に形
成しているため、選択用薄膜トランジスタＴ２がメモリ
用薄膜トランジスタＴ１よりも上方に突出して、Ｅ２
ＰＲＯＭ全体の厚さが厚くなってしまうという問題もも
っていた。
ンジスタＴ１を形成し、この後選択用薄膜トランジスタ
Ｔ２を形成しているが、このようにメモリ用薄膜トラン
ジスタＴ１と選択用薄膜トランジスタＴ２とを別工程で
形成するのでは、ゲト電極Ｇｌとなる金属膜の膜付けと
そのパターニング、ゲート絶縁膜２となるＳｉＮ膜の膜
付け、１−ａ−５ｉ半導体層３およびｎ＋−ａ−８ｉ層
４の膜付けとそのパターニング、ソース、ドレイン電極
ＳＬ、Ｄｉとなる金属膜の膜付けとそのパターニングお
よびチャンネル部のｎ”−ａ−３ｉ層４の除去を行なっ
てメモリ用薄膜トランジスタＴ１を形成し、さらに上記
工程を繰返して選択用薄膜トランジスタＴ２を形成しな
ければならないから、」１記従来の薄膜Ｅ２ ＦＲＯＭ
はその製造に多くの工程数を要していた。また、この薄
膜Ｅ２ ＦＲＯＭでは、選択用薄膜トランジスタＴ２を
メモリ用薄膜トランジスタＴ１のゲート絶縁膜２上に形
成しているため、選択用薄膜トランジスタＴ２がメモリ
用薄膜トランジスタＴ１よりも上方に突出して、Ｅ２
ＰＲＯＭ全体の厚さが厚くなってしまうという問題もも
っていた。
本発明は」１記のような実情にかんがみてなされたもの
であって、その目的とするところは、少ない工程数で能
率よく製造できるとともに、全体の厚さも薄くすること
かできる薄膜Ｅ２ＰＲＯＭおよびその製造方法を提供す
ることにある。
であって、その目的とするところは、少ない工程数で能
率よく製造できるとともに、全体の厚さも薄くすること
かできる薄膜Ｅ２ＰＲＯＭおよびその製造方法を提供す
ることにある。
本発明の薄膜Ｅ２ ＦＲＯＭは、上記目的を達成するた
めに、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタのゲート絶縁膜を共通の絶縁膜とし、かつこのケ、
−１・絶縁膜はヒステリシス性をもたないＳｉＮ膜で形
成するとともに、このＳｉＮ膜の前記メモリ用薄膜トラ
ンジスタ部分の領域を、Ｓｉイオンの注入によりヒステ
リシス性を付与した有ヒステリシス性部としたものであ
る。
めに、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタのゲート絶縁膜を共通の絶縁膜とし、かつこのケ、
−１・絶縁膜はヒステリシス性をもたないＳｉＮ膜で形
成するとともに、このＳｉＮ膜の前記メモリ用薄膜トラ
ンジスタ部分の領域を、Ｓｉイオンの注入によりヒステ
リシス性を付与した有ヒステリシス性部としたものであ
る。
また本発明の薄膜Ｅ２ ＦＲＯＭの製造方法は、メモリ
用薄膜トランジスタと選択用薄膜ｌ・ランジスタのゲー
ト電極を同時に形成する工程と、前記メモリ用薄膜トラ
ンジスタと前記選択用薄膜トランジスタの形成領域にわ
たってヒステリシス性をもたないＳｉＮ膜からなる共通
のゲート絶縁膜を形成する工程と、このゲート絶縁膜の
メモリ用薄膜トランジスタ部分の領域にＳｉイオンを注
入してこの領域にヒステリシス性を付与する工程と、前
記メモリ用薄膜トランジスタと前記選択用薄膜トランジ
スタの半導体層を同時に形成する工程と、前記メモリ用
薄膜トランジスタと前記選択用薄膜トランジスタのソー
ス、ドレイン電極を同時に形成する工程とからなるもの
である。
用薄膜トランジスタと選択用薄膜ｌ・ランジスタのゲー
ト電極を同時に形成する工程と、前記メモリ用薄膜トラ
ンジスタと前記選択用薄膜トランジスタの形成領域にわ
たってヒステリシス性をもたないＳｉＮ膜からなる共通
のゲート絶縁膜を形成する工程と、このゲート絶縁膜の
メモリ用薄膜トランジスタ部分の領域にＳｉイオンを注
入してこの領域にヒステリシス性を付与する工程と、前
記メモリ用薄膜トランジスタと前記選択用薄膜トランジ
スタの半導体層を同時に形成する工程と、前記メモリ用
薄膜トランジスタと前記選択用薄膜トランジスタのソー
ス、ドレイン電極を同時に形成する工程とからなるもの
である。
すなわち、本発明の薄膜Ｅ２ ＦＲＯＭは、メモリ用薄
膜トランジスタと選択用薄膜トランジスタのゲート絶縁
膜を同じ絶縁膜で兼用したものであり、このようにメモ
リ用薄膜トランジスタと選択用薄膜トランジスタのゲー
ト絶縁膜を共通の絶縁膜としても、このゲート絶縁膜を
ヒステリシス性をもたないＳｉＮ膜で形成するとともに
、このＳｉＮ膜のメモリ用薄膜トランジスタ部分をＳｉ
イオンの注入によりヒステリシス性を付与した有ヒステ
リシス性部とすれば、メモリ用薄膜トランジスタと選択
用薄膜トランジスタとにそれぞれ所期の機能をもたせる
ことができる。そして、この薄膜Ｅ２ ＰＲＯＭでは、
メモリ用薄膜！・ランジスタと選択用薄膜トランジスタ
のゲート絶縁膜を共通の絶縁膜としているから、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとを同時
に形成することが可能であり、したがってこの薄膜Ｅ２
ＦＲＯＭは少ない工程数で能率よく製造できるし、ま
たヒステリシス性のないゲート絶縁膜とヒステリシス性
をもつゲート絶縁膜とを２層に形成している従来の薄膜
Ｅ２ ＦＲＯＭに比べて全体の厚さも薄くすることがで
きる。
膜トランジスタと選択用薄膜トランジスタのゲート絶縁
膜を同じ絶縁膜で兼用したものであり、このようにメモ
リ用薄膜トランジスタと選択用薄膜トランジスタのゲー
ト絶縁膜を共通の絶縁膜としても、このゲート絶縁膜を
ヒステリシス性をもたないＳｉＮ膜で形成するとともに
、このＳｉＮ膜のメモリ用薄膜トランジスタ部分をＳｉ
イオンの注入によりヒステリシス性を付与した有ヒステ
リシス性部とすれば、メモリ用薄膜トランジスタと選択
用薄膜トランジスタとにそれぞれ所期の機能をもたせる
ことができる。そして、この薄膜Ｅ２ ＰＲＯＭでは、
メモリ用薄膜！・ランジスタと選択用薄膜トランジスタ
のゲート絶縁膜を共通の絶縁膜としているから、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとを同時
に形成することが可能であり、したがってこの薄膜Ｅ２
ＦＲＯＭは少ない工程数で能率よく製造できるし、ま
たヒステリシス性のないゲート絶縁膜とヒステリシス性
をもつゲート絶縁膜とを２層に形成している従来の薄膜
Ｅ２ ＦＲＯＭに比べて全体の厚さも薄くすることがで
きる。
また、本発明の薄膜Ｅ２ ＦＲＯＭの製造方法は、メモ
リ用薄膜トランジスタと選択用薄膜トランジスタの形成
領域にわたって共通のゲート絶縁膜を形成し、前記メモ
リ用薄膜トランジスタと前記選択用薄膜トランジスタの
ゲート電極、半導体層、ソース、ドレイン電極をそれぞ
れ同時に形成するとともに、前記ゲート絶縁膜はヒステ
リシス性をもたないＳｉＮ膜で形成して、このゲート絶
縁膜のメモリ用薄膜トランジスタ部分の領域にＳｉイオ
ンを注入することによりこの領域にヒステリシス性を付
与するものであるから、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを同時に形成することができる
。
リ用薄膜トランジスタと選択用薄膜トランジスタの形成
領域にわたって共通のゲート絶縁膜を形成し、前記メモ
リ用薄膜トランジスタと前記選択用薄膜トランジスタの
ゲート電極、半導体層、ソース、ドレイン電極をそれぞ
れ同時に形成するとともに、前記ゲート絶縁膜はヒステ
リシス性をもたないＳｉＮ膜で形成して、このゲート絶
縁膜のメモリ用薄膜トランジスタ部分の領域にＳｉイオ
ンを注入することによりこの領域にヒステリシス性を付
与するものであるから、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを同時に形成することができる
。
以下、本発明の一実施例を第１図および第２図を参照し
て説明する。
て説明する。
まず、本実施例の薄膜Ｅ２ ＦＲＯＭの構造を説明する
と、第１図において、１１はガラス等からなる絶縁基板
、Ｔ１およびＴ２は絶縁基板１１上に形成されたメモリ
用および選択用の薄膜トランジスタであり、このメモリ
用薄膜トランジスタＴ１と選択用薄膜トランジスタＴ２
はそれぞれ逆スタガー型のものとされている。この薄膜
Ｅ２ ＦＲＯＭは、絶縁基板１１上にメモリ用および選
択用薄膜トランジスタＴｌ、Ｔ２のゲート電極Ｇｌ、Ｇ
２を形成し、その上にゲート絶縁膜１２を基板全面にわ
たって形成するとともに、このゲート絶縁膜］２の上に
上記各ゲート電極Ｇｌ。
と、第１図において、１１はガラス等からなる絶縁基板
、Ｔ１およびＴ２は絶縁基板１１上に形成されたメモリ
用および選択用の薄膜トランジスタであり、このメモリ
用薄膜トランジスタＴ１と選択用薄膜トランジスタＴ２
はそれぞれ逆スタガー型のものとされている。この薄膜
Ｅ２ ＦＲＯＭは、絶縁基板１１上にメモリ用および選
択用薄膜トランジスタＴｌ、Ｔ２のゲート電極Ｇｌ、Ｇ
２を形成し、その上にゲート絶縁膜１２を基板全面にわ
たって形成するとともに、このゲート絶縁膜］２の上に
上記各ゲート電極Ｇｌ。
Ｇ２にそれぞれ対向させて１−ａ−Ｓｉ半導体層１．３
．１３を形成し、この各半導体層１３．１３の上ｊこそ
れぞれ、ｎ”−ａ−Ｓｊ層１４，１．４を介してソース
、ドレイン電極Ｓｌ、ＤｉおよびＳ２．Ｄ２を形成した
もので、メモリ用薄膜トランジスタＴ１のドレイン電極
ＤＩと選択用薄膜トランジスタＴ２のソース電極Ｓ２と
は、この画電極Ｄｉ、Ｓ２と一体の接続配線１５を介し
て接続されている。
．１３を形成し、この各半導体層１３．１３の上ｊこそ
れぞれ、ｎ”−ａ−Ｓｊ層１４，１．４を介してソース
、ドレイン電極Ｓｌ、ＤｉおよびＳ２．Ｄ２を形成した
もので、メモリ用薄膜トランジスタＴ１のドレイン電極
ＤＩと選択用薄膜トランジスタＴ２のソース電極Ｓ２と
は、この画電極Ｄｉ、Ｓ２と一体の接続配線１５を介し
て接続されている。
また、前記ゲート絶縁膜１２は、メモリ用薄膜トランジ
スタＴ１のゲート絶縁膜と選択用薄膜トランジスタのゲ
ート絶縁膜とを兼ねる共通の絶縁膜とされており、この
ゲート絶縁膜１２は、ヒステリシス性をもたないＳｉＮ
膜つまり、シリコン原子Ｓｉと窒素原子Ｎの組成比Ｓｉ
／Ｎを化学量論比（Ｓｊ／Ｎ＝０．７５）とほぼ同じ値
にしたＳｉＮ膜で形成され、またこのＳｉＮ膜のメモリ
用薄膜トランジスタＴ１部分の領域は、Ｓｉイオ］１ ンの注入によりＳｉ／Ｎの値を化学量論比よりも太きく
（Ｓｉ ／Ｎ＝０．８５〜１．１．）してヒステリ
シス性を付与した、有ヒステリシス性部１２ａとされて
いる。
スタＴ１のゲート絶縁膜と選択用薄膜トランジスタのゲ
ート絶縁膜とを兼ねる共通の絶縁膜とされており、この
ゲート絶縁膜１２は、ヒステリシス性をもたないＳｉＮ
膜つまり、シリコン原子Ｓｉと窒素原子Ｎの組成比Ｓｉ
／Ｎを化学量論比（Ｓｊ／Ｎ＝０．７５）とほぼ同じ値
にしたＳｉＮ膜で形成され、またこのＳｉＮ膜のメモリ
用薄膜トランジスタＴ１部分の領域は、Ｓｉイオ］１ ンの注入によりＳｉ／Ｎの値を化学量論比よりも太きく
（Ｓｉ ／Ｎ＝０．８５〜１．１．）してヒステリ
シス性を付与した、有ヒステリシス性部１２ａとされて
いる。
すなわち、この薄膜Ｅ２ ＦＲＯＭは、メモリ用薄膜ト
ランジスタＴ１と選択用薄膜トランジスタＴ２のゲート
絶縁膜を同じ絶縁膜１２で兼用したものであり、このよ
うにメモリ用薄膜トランジスタＴ１と選択用薄膜トラン
ジスタＴ２のゲート絶縁膜を共通の絶縁膜としても、こ
のゲート絶縁膜］２をヒステリシス性をもたないＳｉＮ
膜で形成するとともに、このＳｉＮ膜のメモリ用薄膜ト
ランジスタＴ１部分の領域をＳｉイオンの注入によりヒ
ステリシス性を付与した非ヒステリシス性部とすれば、
メモリ用薄膜トランジスタＴ１と選択用薄膜トランジス
タＴ２とにそれぞれ所期の機能をもたせることができる
。
ランジスタＴ１と選択用薄膜トランジスタＴ２のゲート
絶縁膜を同じ絶縁膜１２で兼用したものであり、このよ
うにメモリ用薄膜トランジスタＴ１と選択用薄膜トラン
ジスタＴ２のゲート絶縁膜を共通の絶縁膜としても、こ
のゲート絶縁膜］２をヒステリシス性をもたないＳｉＮ
膜で形成するとともに、このＳｉＮ膜のメモリ用薄膜ト
ランジスタＴ１部分の領域をＳｉイオンの注入によりヒ
ステリシス性を付与した非ヒステリシス性部とすれば、
メモリ用薄膜トランジスタＴ１と選択用薄膜トランジス
タＴ２とにそれぞれ所期の機能をもたせることができる
。
しかして、この薄膜Ｅ２ ＦＲＯＭでは、メモリ用薄膜
トランジスタＴ１と選択用薄膜トランジスタＴ２のゲー
ト絶縁膜を共通の絶縁膜１２としているから、メモリ用
薄膜トランジスタＴＩと選択用薄膜トランジスタＴ２と
を同時に形成することができる。
トランジスタＴ１と選択用薄膜トランジスタＴ２のゲー
ト絶縁膜を共通の絶縁膜１２としているから、メモリ用
薄膜トランジスタＴＩと選択用薄膜トランジスタＴ２と
を同時に形成することができる。
すなわち、第２図は上記薄膜Ｅ２ＰＲＯＭの製造工程を
示したもので、この薄膜Ｅ２ ＦＲＯＭは次のような工
程で製造される。
示したもので、この薄膜Ｅ２ ＦＲＯＭは次のような工
程で製造される。
まず、第２図（ａ）に示すように、絶縁基板１１上に、
金属膜を膜付けしてこの金属膜をパタニングする方法で
メモリ用および選択用薄膜トランジスタＴｌ、Ｔ２のゲ
ート電極Ｇｌ、Ｇ２を同時に形成した後、この基板１１
上にメモリ用および選択用薄膜トランジスタＴＩ、Ｔ２
の形成領域（基板１１のほぼ全面）にわたって、プラズ
マＣＶＤ法によりゲート絶縁膜１２となるＳｉＮ膜を膜
付けし、さらにその上に連続して、１−ａ−Ｓｉ半導体
層１３とｎ＋−ａ−Ｓｉ層１４をプラズマＣＶＤ法によ
って順次膜付けする。
金属膜を膜付けしてこの金属膜をパタニングする方法で
メモリ用および選択用薄膜トランジスタＴｌ、Ｔ２のゲ
ート電極Ｇｌ、Ｇ２を同時に形成した後、この基板１１
上にメモリ用および選択用薄膜トランジスタＴＩ、Ｔ２
の形成領域（基板１１のほぼ全面）にわたって、プラズ
マＣＶＤ法によりゲート絶縁膜１２となるＳｉＮ膜を膜
付けし、さらにその上に連続して、１−ａ−Ｓｉ半導体
層１３とｎ＋−ａ−Ｓｉ層１４をプラズマＣＶＤ法によ
って順次膜付けする。
このようにＳｉＮ膜と１−ａ−Ｓｉ半導体層１３とを高
真空中で連続して膜付けすれば、良好な１−ａ−３ｉ／
ＳｉＮ界面が得られるから、安定した特性の薄膜トラン
ジスタＴｌ、Ｔ２を形成することができる。また、上記
ＳｉＮ膜の膜付けは、その主成分ガスであるＳｉＨ４と
Ｎ Ｂ［３の流量比を、形成されるＳｉＮ膜のＳｉ／Ｎ
の値が化学量論比（Ｓｉ／Ｎ＝０．７５）とほぼ同じ値
になるように選んで行なえばよく、このようにして形成
されたゲート絶縁膜（Ｓｊ Ｎ膜）１２はヒステリシス
性をもたない膜となる。
真空中で連続して膜付けすれば、良好な１−ａ−３ｉ／
ＳｉＮ界面が得られるから、安定した特性の薄膜トラン
ジスタＴｌ、Ｔ２を形成することができる。また、上記
ＳｉＮ膜の膜付けは、その主成分ガスであるＳｉＨ４と
Ｎ Ｂ［３の流量比を、形成されるＳｉＮ膜のＳｉ／Ｎ
の値が化学量論比（Ｓｉ／Ｎ＝０．７５）とほぼ同じ値
になるように選んで行なえばよく、このようにして形成
されたゲート絶縁膜（Ｓｊ Ｎ膜）１２はヒステリシス
性をもたない膜となる。
次に、第２図（ｂ）に示すように、上記ｎ十−ａ−８ｉ
層１４の上にメモリ用薄膜トランジスタＴ１部分に開口
をもつレジストマスク１６を形成し、その上からゲート
絶縁膜１２のメモリ用薄膜トランジスタＴ１部分の領域
に、イオン注入法によってＳｉイオンＳｉ＋を注入する
。このイオン注入は、ＳｉイオンＳｊ＋の飛程のピーク
がゲート絶縁膜１２内にくるようにイオン加速電圧を制
御して行ない、またゲート絶縁膜１２へのＳｉイオンＳ
ｉ＋の注入量は、ゲート絶縁膜１２のＳｉ／Ｎの値がほ
ぼ０，８５〜１．１になるように設定する。このように
ゲート絶縁膜１２のメモリ用薄膜トランジスタＴ１部分
の領域にＳｉイオンＳｉ＋を注入してそのＳ ｉ ／
Ｎの値をほぼ０．８５〜１．１にすると、この領域はメ
モリ用薄膜トランジスタＴ１にメモリ効果をもたせるの
に十分なヒステリシス性を付与された有ヒステリシス性
部１２ａとなる。
層１４の上にメモリ用薄膜トランジスタＴ１部分に開口
をもつレジストマスク１６を形成し、その上からゲート
絶縁膜１２のメモリ用薄膜トランジスタＴ１部分の領域
に、イオン注入法によってＳｉイオンＳｉ＋を注入する
。このイオン注入は、ＳｉイオンＳｊ＋の飛程のピーク
がゲート絶縁膜１２内にくるようにイオン加速電圧を制
御して行ない、またゲート絶縁膜１２へのＳｉイオンＳ
ｉ＋の注入量は、ゲート絶縁膜１２のＳｉ／Ｎの値がほ
ぼ０，８５〜１．１になるように設定する。このように
ゲート絶縁膜１２のメモリ用薄膜トランジスタＴ１部分
の領域にＳｉイオンＳｉ＋を注入してそのＳ ｉ ／
Ｎの値をほぼ０．８５〜１．１にすると、この領域はメ
モリ用薄膜トランジスタＴ１にメモリ効果をもたせるの
に十分なヒステリシス性を付与された有ヒステリシス性
部１２ａとなる。
次に、前記レジストマスク１６を剥離した後、第２図（
Ｃ）に示すように」１記ｎ”−ａ−８ｉ層］４と１−ａ
−３ｊ半導体層１３とをパターニングしてメモリ用およ
び選択用薄膜トランジスタＴＩ、Ｔ２の１−ａ−８ｉ半
導体層１３，１．３とｎ”−ａ−８ｉ層１４．１４とに
分離する。
Ｃ）に示すように」１記ｎ”−ａ−８ｉ層］４と１−ａ
−３ｊ半導体層１３とをパターニングしてメモリ用およ
び選択用薄膜トランジスタＴＩ、Ｔ２の１−ａ−８ｉ半
導体層１３，１．３とｎ”−ａ−８ｉ層１４．１４とに
分離する。
この後は、図示しないが、基板１１上に金属膜を膜付け
し、この金属膜をパターニングして、メモリ用および選
択用薄膜トランジスタＴｌ、Ｔ２のソース ドレイン電
極Ｓｉ、ＤｉおよびＳ２゜Ｄ２と接続配線１５とを同時
に形成し、さらにメモリ用および選択用薄膜トランジス
タＴｌ、Ｔ２のｎ＋−ａ−８ｉ層１４．１４の不要部分
（チャンネル領域」−の部分）のエツチング除去を同時
に行なって、第１図に示したメモリ用薄膜トランジスタ
ＴＩと選択用薄膜トランジスタＴ２とを同時に形成する
。
し、この金属膜をパターニングして、メモリ用および選
択用薄膜トランジスタＴｌ、Ｔ２のソース ドレイン電
極Ｓｉ、ＤｉおよびＳ２゜Ｄ２と接続配線１５とを同時
に形成し、さらにメモリ用および選択用薄膜トランジス
タＴｌ、Ｔ２のｎ＋−ａ−８ｉ層１４．１４の不要部分
（チャンネル領域」−の部分）のエツチング除去を同時
に行なって、第１図に示したメモリ用薄膜トランジスタ
ＴＩと選択用薄膜トランジスタＴ２とを同時に形成する
。
このように、上記薄膜Ｅ２ ＰＲＯＭによれば、その製
造に際して、メモリ用薄膜トランジスタＴｌと選択用薄
膜トランジスタＴ２とを同時に形成することかでき、し
たがってこの薄膜Ｅ２ ＦＲＯＭは少ない工程数で能率
よく製造することができる。また、この薄膜Ｅ２ＰＲＯ
Ｍは、メモリ用薄膜トランジスタＴ１と選択用薄膜トラ
ンジスタＴ２のゲート絶縁膜を共通の絶縁膜１２として
いるから、ヒステリシス性のないゲート絶縁膜とヒステ
リシス性をもつゲート絶縁膜とを２層に形成している従
来の薄膜Ｅ２ ＰＲＯＭに比べて全体の厚さも薄くする
ことができる。
造に際して、メモリ用薄膜トランジスタＴｌと選択用薄
膜トランジスタＴ２とを同時に形成することかでき、し
たがってこの薄膜Ｅ２ ＦＲＯＭは少ない工程数で能率
よく製造することができる。また、この薄膜Ｅ２ＰＲＯ
Ｍは、メモリ用薄膜トランジスタＴ１と選択用薄膜トラ
ンジスタＴ２のゲート絶縁膜を共通の絶縁膜１２として
いるから、ヒステリシス性のないゲート絶縁膜とヒステ
リシス性をもつゲート絶縁膜とを２層に形成している従
来の薄膜Ｅ２ ＰＲＯＭに比べて全体の厚さも薄くする
ことができる。
また、上記薄膜Ｅ２ ＦＲＯＭの製造方法は、メモリ用
および選択用薄膜トランジスタＴＩＴ２の形成領域にわ
たって共通のゲート絶縁膜１２を形成し、メモリおよび
選択用薄膜トランジスタＴｌ、Ｔ２のゲート電極Ｇｌ、
Ｇ２、ｉ−ａ−３ｊ半導体層１３およびコンタクト層］
４、ソース、ドレイン電極ＳＬ、Ｓ２．Ｄｉ。
および選択用薄膜トランジスタＴＩＴ２の形成領域にわ
たって共通のゲート絶縁膜１２を形成し、メモリおよび
選択用薄膜トランジスタＴｌ、Ｔ２のゲート電極Ｇｌ、
Ｇ２、ｉ−ａ−３ｊ半導体層１３およびコンタクト層］
４、ソース、ドレイン電極ＳＬ、Ｓ２．Ｄｉ。
Ｄ２をそれぞれ同時に形成するとともに、前記ゲート絶
縁膜］２はヒステリシス性をもたないＳｉＮ膜で形成し
て、このゲート絶縁膜１２のメモリ用薄膜トランジスタ
Ｔ１部分の領域にＳｉイオンを注入することによりこの
領域にヒステリシス性を付与するものであるから、メモ
リ用薄膜トランジスタＴ１と選択用薄膜トランジスタＴ
２とを同時に形成することができる。
縁膜］２はヒステリシス性をもたないＳｉＮ膜で形成し
て、このゲート絶縁膜１２のメモリ用薄膜トランジスタ
Ｔ１部分の領域にＳｉイオンを注入することによりこの
領域にヒステリシス性を付与するものであるから、メモ
リ用薄膜トランジスタＴ１と選択用薄膜トランジスタＴ
２とを同時に形成することができる。
なお、上記実施例では、ゲート絶縁膜１２となるＳｉＮ
膜の上に１−ａ−８ｉ層１３とｎ”−ａ−５ｉ層１４を
膜付けした後に、上記ゲト絶縁膜１２のメモリ用薄膜ト
ランジスタＴ１部分の領域にＳｉイオンを注入して、こ
の領域を有ヒステリシス部１２ａとしているが、このゲ
ト絶縁膜１２へのＳｉイオンの注入は、ゲート絶縁膜１
２を形成した後（ｉ−ａ−３ｉ層１３およびｎ”−ａ−
３ｉ層１４を膜付けする前）に行なってもよい。また」
１記実施例では、メモリ用薄膜トランジスタＴ１と選択
用薄膜トランジスタＴ２とを逆スタガー型のものとして
いるが、このメモリ用および選択用薄膜トランジスタは
、スタガー型、コプラナー型、逆スタガ−型でもよく、
その場合も、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタのゲート絶縁膜を共通の絶縁膜とすればメモ
リ用と選択用の薄膜トランジスタを同時に形成すること
ができるから、薄膜Ｅ２ ＦＲＯＭを少ない工程数で能
率よく製造することができるし、またその厚さも薄くす
ることができる。なお、メモリ用および選択用薄膜トラ
ンジスタをスタガー型とする薄膜Ｅ２ ＰＲＯＭは、上
記実施例と逆の工程、つまり、ソース。
膜の上に１−ａ−８ｉ層１３とｎ”−ａ−５ｉ層１４を
膜付けした後に、上記ゲト絶縁膜１２のメモリ用薄膜ト
ランジスタＴ１部分の領域にＳｉイオンを注入して、こ
の領域を有ヒステリシス部１２ａとしているが、このゲ
ト絶縁膜１２へのＳｉイオンの注入は、ゲート絶縁膜１
２を形成した後（ｉ−ａ−３ｉ層１３およびｎ”−ａ−
３ｉ層１４を膜付けする前）に行なってもよい。また」
１記実施例では、メモリ用薄膜トランジスタＴ１と選択
用薄膜トランジスタＴ２とを逆スタガー型のものとして
いるが、このメモリ用および選択用薄膜トランジスタは
、スタガー型、コプラナー型、逆スタガ−型でもよく、
その場合も、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタのゲート絶縁膜を共通の絶縁膜とすればメモ
リ用と選択用の薄膜トランジスタを同時に形成すること
ができるから、薄膜Ｅ２ ＦＲＯＭを少ない工程数で能
率よく製造することができるし、またその厚さも薄くす
ることができる。なお、メモリ用および選択用薄膜トラ
ンジスタをスタガー型とする薄膜Ｅ２ ＰＲＯＭは、上
記実施例と逆の工程、つまり、ソース。
ドレイン電極形成→ｎ＋−ａ−３ｔ層および１−ａ−８
ｉ半導体層形成−ゲート絶縁膜形成→ゲート電極形成の
工程で製造することができる。また、メモリ用および選
択用薄膜トランジスタをコプラナー型とする薄膜Ｅ２
ＦＲＯＭは、１−ａ−８ｉ半導体層およびｎ”−ａ−８
ｉ層形成→ソース、トレイン電極形成→ゲート絶縁膜形
成−ゲート電極形成の工程で製造することかでき、メモ
リ用および選択用薄膜トランジスタを逆コブラナー型と
する薄膜Ｅ２ ＦＲＯＭは、ゲート電極形成−ゲート絶
縁膜形成−ソース、トレイン電極形成Ｓｎ” ａ
Ｓ １層および１−ａ−８ｉ半導体層形成の工程で製造
することができる。
ｉ半導体層形成−ゲート絶縁膜形成→ゲート電極形成の
工程で製造することができる。また、メモリ用および選
択用薄膜トランジスタをコプラナー型とする薄膜Ｅ２
ＦＲＯＭは、１−ａ−８ｉ半導体層およびｎ”−ａ−８
ｉ層形成→ソース、トレイン電極形成→ゲート絶縁膜形
成−ゲート電極形成の工程で製造することかでき、メモ
リ用および選択用薄膜トランジスタを逆コブラナー型と
する薄膜Ｅ２ ＦＲＯＭは、ゲート電極形成−ゲート絶
縁膜形成−ソース、トレイン電極形成Ｓｎ” ａ
Ｓ １層および１−ａ−８ｉ半導体層形成の工程で製造
することができる。
本発明の薄膜Ｅ２ＰＲＯＭは、メモリ用薄膜トランジス
タと選択用薄膜トランジスタのゲート絶縁膜を共通の絶
縁膜とし、かつこのゲート絶縁膜はヒステリシス性をも
たないＳｉＮ膜で形成するとともに、このＳｉＮ膜の前
記メモリ用薄膜トランジスタ部分の領域を、Ｓｉイオン
の注入によりヒステリシス性を付与した有ヒステリシス
性部としたものであるから、この薄膜Ｅ２ＰＲＯＭは少
ない工程数で能率よく製造できるし、また全体の厚さも
薄くすることができる。
タと選択用薄膜トランジスタのゲート絶縁膜を共通の絶
縁膜とし、かつこのゲート絶縁膜はヒステリシス性をも
たないＳｉＮ膜で形成するとともに、このＳｉＮ膜の前
記メモリ用薄膜トランジスタ部分の領域を、Ｓｉイオン
の注入によりヒステリシス性を付与した有ヒステリシス
性部としたものであるから、この薄膜Ｅ２ＰＲＯＭは少
ない工程数で能率よく製造できるし、また全体の厚さも
薄くすることができる。
また、本発明の薄膜Ｅ２ ＦＲＯＭの製造方法は、メモ
リ用薄膜トランジスタと選択用薄膜トランジスタの形成
領域にわたって共通のゲート絶縁膜を形成し、前記メモ
リ用薄膜トランジスタと前記選択用薄膜トランジスタの
ゲート電極、半導体層、ソース２ ドレイン電極をそれ
ぞれ同時に形成するとともに、前記ゲート絶縁膜をヒス
テリシス性をもたないＳｉＮ膜で形成して、このゲート
絶縁膜のメモリ用薄膜トランジスタ部分の領域にＳｉイ
オンを注入することによりこの領域にヒステリシス性を
イ・ｊ与するものであるから、メモリ用薄膜トランジス
タと選択用薄膜トランジスタとを同時に形成することが
できる。
リ用薄膜トランジスタと選択用薄膜トランジスタの形成
領域にわたって共通のゲート絶縁膜を形成し、前記メモ
リ用薄膜トランジスタと前記選択用薄膜トランジスタの
ゲート電極、半導体層、ソース２ ドレイン電極をそれ
ぞれ同時に形成するとともに、前記ゲート絶縁膜をヒス
テリシス性をもたないＳｉＮ膜で形成して、このゲート
絶縁膜のメモリ用薄膜トランジスタ部分の領域にＳｉイ
オンを注入することによりこの領域にヒステリシス性を
イ・ｊ与するものであるから、メモリ用薄膜トランジス
タと選択用薄膜トランジスタとを同時に形成することが
できる。
第１図および第２図は本発明の一実施例を示す薄膜Ｅ２
ＰＲＯＭの断面図およびその製造工程図、第３図は従来
の薄膜Ｅ２ ＦＲＯＭの断面図である。 １１・・絶縁基板、ＴＩ・・・メモリ用薄膜トランジス
タ、Ｔ２ ・・選択用薄膜トランジスタ、１２ゲート絶
縁膜（ヒステリシス性をもたないＳｉＮ膜） ］２ａ・
有ヒステリシス性部、１３・１−ａ−８ｉ半導体層、１
４−ｎ”−ａ−８層層、ＳＬ、Ｓ２ ・・ソース電極
、Ｄｉ、Ｄ２・・ドレイン電極、１５・・・接続配線、
１６・・・レジストマスク。
ＰＲＯＭの断面図およびその製造工程図、第３図は従来
の薄膜Ｅ２ ＦＲＯＭの断面図である。 １１・・絶縁基板、ＴＩ・・・メモリ用薄膜トランジス
タ、Ｔ２ ・・選択用薄膜トランジスタ、１２ゲート絶
縁膜（ヒステリシス性をもたないＳｉＮ膜） ］２ａ・
有ヒステリシス性部、１３・１−ａ−８ｉ半導体層、１
４−ｎ”−ａ−８層層、ＳＬ、Ｓ２ ・・ソース電極
、Ｄｉ、Ｄ２・・ドレイン電極、１５・・・接続配線、
１６・・・レジストマスク。
Claims (2)
- （１）絶縁基板上にメモリ用薄膜トランジスタと選択用
薄膜トランジスタとを形成した薄膜Ｅ＾２ＰＲＯＭにお
いて、前記メモリ用薄膜トランジスタと前記選択用薄膜
トランジスタのゲート絶縁膜を共通の絶縁膜とし、かつ
このゲート絶縁膜はヒステリシス性をもたないＳｉＮ膜
で形成するとともに、このＳｉＮ膜の前記メモリ用薄膜
トランジスタ部分の領域を、Ｓｉイオンの注入によりヒ
ステリシス性を付与した有ヒステリシス性部としたこと
を特徴とする薄膜Ｅ＾２ＰＲＯＭ。 - （２）絶縁基板上にメモリ用薄膜トランジスタと選択用
薄膜トランジスタとを形成した薄膜Ｅ＾２ＰＲＯＭの製
造方法において、前記メモリ用薄膜トランジスタと前記
選択用薄膜トランジスタのゲート電極を同時に形成する
工程と、前記メモリ用薄膜トランジスタと前記選択用薄
膜トランジスタの形成領域にわたってヒステリシス性を
もたないＳｉＮ膜からなる共通のゲート絶縁膜を形成す
る工程と、このゲート絶縁膜のメモリ用薄膜トランジス
タ部分の領域にＳｉイオンを注入してこの領域にヒステ
リシス性を付与する工程と、前記メモリ用薄膜トランジ
スタと前記選択用薄膜トランジスタの半導体層を同時に
形成する工程と、前記メモリ用薄膜トランジスタと前記
選択用薄膜トランジスタのソース、ドレイン電極を同時
に形成する工程とからなることを特徴とする薄膜Ｅ＾２
ＰＲＯＭの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313811A JP2759153B2 (ja) | 1988-12-14 | 1988-12-14 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
| US07/427,252 US5060034A (en) | 1988-11-01 | 1989-10-25 | Memory device using thin film transistors having an insulation film with si/n composition ratio of 0.85 to 1.1 |
| CA002001692A CA2001692A1 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
| EP19890120022 EP0367152A3 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
| KR1019890015839A KR930008498B1 (ko) | 1988-11-01 | 1989-11-01 | 박막트랜지스터를 사용한 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313811A JP2759153B2 (ja) | 1988-12-14 | 1988-12-14 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159768A true JPH02159768A (ja) | 1990-06-19 |
| JP2759153B2 JP2759153B2 (ja) | 1998-05-28 |
Family
ID=18045798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63313811A Expired - Fee Related JP2759153B2 (ja) | 1988-11-01 | 1988-12-14 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2759153B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8614474B2 (en) | 2010-07-05 | 2013-12-24 | Sharp Kabushiki Kaisha | Thin film transistor memory and display unit including the same |
-
1988
- 1988-12-14 JP JP63313811A patent/JP2759153B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8614474B2 (en) | 2010-07-05 | 2013-12-24 | Sharp Kabushiki Kaisha | Thin film transistor memory and display unit including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2759153B2 (ja) | 1998-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |