JPH0124449B2 - - Google Patents
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- Publication number
- JPH0124449B2 JPH0124449B2 JP301383A JP301383A JPH0124449B2 JP H0124449 B2 JPH0124449 B2 JP H0124449B2 JP 301383 A JP301383 A JP 301383A JP 301383 A JP301383 A JP 301383A JP H0124449 B2 JPH0124449 B2 JP H0124449B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pll
- integrated circuit
- clock
- frequency
- Prior art date
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- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 14
- 239000013078 crystal Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Circuits Of Receivers In General (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はラジオ受信機、テレビジヨン受像機、
その他の通信機などに用いられるデジタルチユー
ナ用PLL（位相ロツクループ）装置に係り、特に
PLL用集積回路および制御用集積回路に関する。
その他の通信機などに用いられるデジタルチユー
ナ用PLL（位相ロツクループ）装置に係り、特に
PLL用集積回路および制御用集積回路に関する。
たとえばデジタルチユーナと時計、タイマとを
複合化してなる複合機器においては、デジタルシ
ンセサイザ用PLL回路を内蔵したPLL用集積回
路と、これを制御する機能および時計、タイマ機
能を有する制御用集積回路とを分離する場合があ
る。このような場合、従来は、第１図に示すよう
に、PLL用集積回路１にはPLL回路２および
PLL動作に必要な比較基準信号を発生するため
のたとえば水晶発振回路３を内蔵し、制御用集積
回路４の周波数指定回路５から前記水晶発振回路
３（分周回路内蔵）の発振周波数から作り出され
る比較基準周波数を選択指定するための周波数制
御データおよびPLL分周データを供給している。
これによつて、PLL用集積回路１の出力周波数
が定まり、所望周波数の受信動作が可能になる。
また、制御用集積回路４にはPLL機能以外のた
とえば時計機能を有しており、そのための時計回
路６の動作クロツクは前記PLL用集積回路１の
水晶発振回路３から供給されるようになつてい
る。なお、７は水晶振動子である。
複合化してなる複合機器においては、デジタルシ
ンセサイザ用PLL回路を内蔵したPLL用集積回
路と、これを制御する機能および時計、タイマ機
能を有する制御用集積回路とを分離する場合があ
る。このような場合、従来は、第１図に示すよう
に、PLL用集積回路１にはPLL回路２および
PLL動作に必要な比較基準信号を発生するため
のたとえば水晶発振回路３を内蔵し、制御用集積
回路４の周波数指定回路５から前記水晶発振回路
３（分周回路内蔵）の発振周波数から作り出され
る比較基準周波数を選択指定するための周波数制
御データおよびPLL分周データを供給している。
これによつて、PLL用集積回路１の出力周波数
が定まり、所望周波数の受信動作が可能になる。
また、制御用集積回路４にはPLL機能以外のた
とえば時計機能を有しており、そのための時計回
路６の動作クロツクは前記PLL用集積回路１の
水晶発振回路３から供給されるようになつてい
る。なお、７は水晶振動子である。
ところで、前述したような複合機器において
は、受信を停止した状態で時計、タイマ機能のみ
を作動させることが多い。このように受信待機状
態では、前記PLL用集積回路１において、PLL
動作は不要であるが、制御用集積回路４の時計回
路６の動作に必要な基準クロツクを発生する発振
動作は必要である。このため、PLL用集積回路
１にも制御用集積回路４と共に動作電源を供給す
る必要があり、受信待機状態にも受信動作時と同
じ消費電流を必要としていた。換言すれば、受信
待機状態においては不要なPLL動作のための消
費電流が無駄であつた。
は、受信を停止した状態で時計、タイマ機能のみ
を作動させることが多い。このように受信待機状
態では、前記PLL用集積回路１において、PLL
動作は不要であるが、制御用集積回路４の時計回
路６の動作に必要な基準クロツクを発生する発振
動作は必要である。このため、PLL用集積回路
１にも制御用集積回路４と共に動作電源を供給す
る必要があり、受信待機状態にも受信動作時と同
じ消費電流を必要としていた。換言すれば、受信
待機状態においては不要なPLL動作のための消
費電流が無駄であつた。
本発明は上記の事情に鑑みてなされたもので、
受信待機状態における消費電流を低減し得るデジ
タルチユーナ用PLL装置を提供するものである。
受信待機状態における消費電流を低減し得るデジ
タルチユーナ用PLL装置を提供するものである。
即ち、本発明のデジタルチユーナ用PLL装置
は、PLL用集積回路にはPLL回路用の発振回路
を設けず、制御用集積回路に発振回路を設けてお
き、この発振回路の出力信号を制御用集積回路の
動作クロツクとし、かつPLL用集積回路へPLL
回路の比較基準信号として供給するように構成し
たことを特徴とする。
は、PLL用集積回路にはPLL回路用の発振回路
を設けず、制御用集積回路に発振回路を設けてお
き、この発振回路の出力信号を制御用集積回路の
動作クロツクとし、かつPLL用集積回路へPLL
回路の比較基準信号として供給するように構成し
たことを特徴とする。
したがつて、上記２個の集積回路にそれぞれ動
作電源を供給することによつて受信動作が可能で
あり、受信待機状態ではPLL用集積回路を動作
させる必要はなく、制御用集積回路にのみ動作電
源を供給することによつてその動作が可能とな
る。つまり、受信待機状態では、PLL集積回路
へ動作電源を供給しなくて済み、その消費電流を
カツトすることが可能になる。
作電源を供給することによつて受信動作が可能で
あり、受信待機状態ではPLL用集積回路を動作
させる必要はなく、制御用集積回路にのみ動作電
源を供給することによつてその動作が可能とな
る。つまり、受信待機状態では、PLL集積回路
へ動作電源を供給しなくて済み、その消費電流を
カツトすることが可能になる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図は、たとえば電子時計付きデジタルチユ
ーナの一部を示すものであり、１１はPLL方式
デジタルシンセサイザとして機能するPLL用集
積回路であつて、PLL回路１２を内蔵している。
１３は制御用集積回路であつて、外部からの周波
数制御入力に応じて上記PLL回路１２の出力周
波数を指定するための分周データを発生する周波
数指定回路１４のほかに時計回路１５とたとえば
水晶発振回路１６（分周回路内蔵）を内蔵してい
る。１７は外付け接続された水晶振動子である。
上記発振回路１６は、制御用集積回路１３の動作
クロツク源となるほか、前記PLL用集積回路１
１のPLL回路１２へ比較基準信号を供給するも
のである。
ーナの一部を示すものであり、１１はPLL方式
デジタルシンセサイザとして機能するPLL用集
積回路であつて、PLL回路１２を内蔵している。
１３は制御用集積回路であつて、外部からの周波
数制御入力に応じて上記PLL回路１２の出力周
波数を指定するための分周データを発生する周波
数指定回路１４のほかに時計回路１５とたとえば
水晶発振回路１６（分周回路内蔵）を内蔵してい
る。１７は外付け接続された水晶振動子である。
上記発振回路１６は、制御用集積回路１３の動作
クロツク源となるほか、前記PLL用集積回路１
１のPLL回路１２へ比較基準信号を供給するも
のである。
而して、デジタルチユーナの受信同調動作に際
しては、２個の集積回路１１，１３に動作電源を
供給すれば、発振回路１６から比較基準信号が
PLL回路１２に供給されてPLL動作が可能にな
る。そして、周波数制御入力に応じて周波数指定
回路１４から発生する分周データによつてPLL
回路１２の出力周波数が設定され、周波数制御入
力によつて受信同調周波数が選択される。なお、
このとき時計回路１５も動作可能になつているの
で、時計機能も働いている。
しては、２個の集積回路１１，１３に動作電源を
供給すれば、発振回路１６から比較基準信号が
PLL回路１２に供給されてPLL動作が可能にな
る。そして、周波数制御入力に応じて周波数指定
回路１４から発生する分周データによつてPLL
回路１２の出力周波数が設定され、周波数制御入
力によつて受信同調周波数が選択される。なお、
このとき時計回路１５も動作可能になつているの
で、時計機能も働いている。
一方、受信待機状態では、PLL用集積回路１
１には動作電源を供給せず、制御用集積回路１３
にのみ動作電源を供給する。したがつて、発振回
路１６および時計回路１５の動作によつて時計機
能は働らくが、PLL用集積回路１１は動作しな
いので、その消費電流はカツトされる。
１には動作電源を供給せず、制御用集積回路１３
にのみ動作電源を供給する。したがつて、発振回
路１６および時計回路１５の動作によつて時計機
能は働らくが、PLL用集積回路１１は動作しな
いので、その消費電流はカツトされる。
即ち、上記したようなデジタルチユーナ用
PLL装置によれば、受信待機状態において消費
電流を低減でき、かつ制御用集積回路１３が有す
る独自の機能（本例では時計機能）を発揮するこ
とができる。
PLL装置によれば、受信待機状態において消費
電流を低減でき、かつ制御用集積回路１３が有す
る独自の機能（本例では時計機能）を発揮するこ
とができる。
なお、PLL用集積回路１１および制御用集積
回路１３の両方に水晶発振回路を設けるようにし
ても、受信待機時に制御用集積回路のみに動作電
源を供給して時計機能を働らかせ、PLL用集積
回路の消費電流をカツトできるが、使用部品点数
（水晶振動子など）が多くなり、好ましくない。
回路１３の両方に水晶発振回路を設けるようにし
ても、受信待機時に制御用集積回路のみに動作電
源を供給して時計機能を働らかせ、PLL用集積
回路の消費電流をカツトできるが、使用部品点数
（水晶振動子など）が多くなり、好ましくない。
上述したように本発明のデジタルチユーナ用
PLL装置によれば、受信待機状態にはPLL用集
積回路の消費電流をカツトすることができ、制御
用集積回路の有する特定機能は支障なく働らかせ
ることができ、デジタルチユーナと時計などとの
複合機器に都合良く適用できる。
PLL装置によれば、受信待機状態にはPLL用集
積回路の消費電流をカツトすることができ、制御
用集積回路の有する特定機能は支障なく働らかせ
ることができ、デジタルチユーナと時計などとの
複合機器に都合良く適用できる。
第１図は従来のデジタルチユーナ用PLL装置
を示す構成説明図、第２図は本発明に係るデジタ
ルチユーナ用PLL装置の一実施例を示す構成説
明図である。 １１……PLL用集積回路、１２……PLL回路、
１３……制御用集積回路、１４……周波数指定回
路、１５……時計回路、１６……発振回路。
を示す構成説明図、第２図は本発明に係るデジタ
ルチユーナ用PLL装置の一実施例を示す構成説
明図である。 １１……PLL用集積回路、１２……PLL回路、
１３……制御用集積回路、１４……周波数指定回
路、１５……時計回路、１６……発振回路。
Claims (1)
- 【特許請求の範囲】 １ PLL回路を内蔵したPLL用集積回路と、 前記PLL回路へ比較基準信号を与える発振回
路および前記PLL回路へ周波数指定用制御信号
を与える周波数指定回路および上記発振回路から
の出力を用いて動作する時計機能回路を内蔵した
制御用集積回路とを具備し、 受信動作時には上記２個の集積回路にそれぞれ
動作電源が供給され、受信待機状態で前記時計機
能回路を動作させるときにはPLL用集積回路に
は動作電源が供給されず、制御用集積回路には動
作電源が供給されることを特徴とするデジタルチ
ユーナ用PLL装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP301383A JPS59127431A (ja) | 1983-01-12 | 1983-01-12 | デジタルチユ−ナ用ｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP301383A JPS59127431A (ja) | 1983-01-12 | 1983-01-12 | デジタルチユ−ナ用ｐｌｌ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127431A JPS59127431A (ja) | 1984-07-23 |
| JPH0124449B2 true JPH0124449B2 (ja) | 1989-05-11 |
Family
ID=11545451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP301383A Granted JPS59127431A (ja) | 1983-01-12 | 1983-01-12 | デジタルチユ−ナ用ｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127431A (ja) |
-
1983
- 1983-01-12 JP JP301383A patent/JPS59127431A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59127431A (ja) | 1984-07-23 |
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