JPH01248257A - 補助記憶装置に対する入出力の負荷分散制御方式 - Google Patents
補助記憶装置に対する入出力の負荷分散制御方式Info
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- JPH01248257A JPH01248257A JP7481788A JP7481788A JPH01248257A JP H01248257 A JPH01248257 A JP H01248257A JP 7481788 A JP7481788 A JP 7481788A JP 7481788 A JP7481788 A JP 7481788A JP H01248257 A JPH01248257 A JP H01248257A
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- 239000000872 buffer Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 9
- 230000003139 buffering effect Effects 0.000 claims description 5
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機システムの補助記憶装置に対する入出
力の負荷分散制御方式に関し、特に、データ高速転送処
理を行なうための緩衝バッファを有する補助記憶制御装
置を介して、補助記憶装置に対する。入出力要求を行う
経路の決定方法に関する。
力の負荷分散制御方式に関し、特に、データ高速転送処
理を行なうための緩衝バッファを有する補助記憶制御装
置を介して、補助記憶装置に対する。入出力要求を行う
経路の決定方法に関する。
従来、補助記憶装置に対する入出力経路の決定は上位装
置である補助記憶制御装置毎に、当該補助記憶制御装置
の下位装置である複数の補助記憶装置に要求した入出力
回数を累積し、値の一番低い値を示す補助記憶制御装置
からの入出力経路を設定していた。
置である補助記憶制御装置毎に、当該補助記憶制御装置
の下位装置である複数の補助記憶装置に要求した入出力
回数を累積し、値の一番低い値を示す補助記憶制御装置
からの入出力経路を設定していた。
上述した従来の補助記憶装置に対する入出力経路の決定
方式は、入出力動作が補助記憶制御装置と補助記憶装置
間で同期をとって行われる場合。
方式は、入出力動作が補助記憶制御装置と補助記憶装置
間で同期をとって行われる場合。
どの補助記憶制御装置を使用する経路で入出力を行うか
を決定する手段としては有効であった。しかしながら、
補助記憶制御装置が、データ高速転送処理を可能とする
為の緩衝バッファを有しており２個々のバッファが補助
記憶制御装置毎に存在している場合、入出力動作が補助
記憶制御装置と補助記憶装置間で非同期に行われる為、
どの補助記憶制御装置を使用するかを入出力に使用した
補助記憶制御装置の累積値から決定したのではデータの
高速転送処理が出来なくなる欠点がある。
を決定する手段としては有効であった。しかしながら、
補助記憶制御装置が、データ高速転送処理を可能とする
為の緩衝バッファを有しており２個々のバッファが補助
記憶制御装置毎に存在している場合、入出力動作が補助
記憶制御装置と補助記憶装置間で非同期に行われる為、
どの補助記憶制御装置を使用するかを入出力に使用した
補助記憶制御装置の累積値から決定したのではデータの
高速転送処理が出来なくなる欠点がある。
本発明の課題は、上記欠点を除去し、入出力動作が補助
記憶制御装置と補助記憶装置との間で非同期に行なわれ
る場合に、データの高速転送処理が可能な、入出力装置
の負荷分散制御方式を提供することにある。
記憶制御装置と補助記憶装置との間で非同期に行なわれ
る場合に、データの高速転送処理が可能な、入出力装置
の負荷分散制御方式を提供することにある。
本発明によれば、バッファリング機能を有する補助記憶
制御装置を介して補助記憶装置に対して。
制御装置を介して補助記憶装置に対して。
入出力を行う際、その直前に当該補助記憶装置に対して
入出力動作を行った入出力経路を退避テーブルから取り
出す入力手段と、前記補助記憶装置に対して入出力要求
を行う出力手段と、前記補助記憶制御装置に設けられ、
要求された入出力経路での実行可否チェックを、該補助
記憶制御装置のバッファ使用状況及び該補助記憶制御装
置の負荷状態判断処理により行う判別手段と、実行不適
当と判断された時の代替経路の選択を行う入出力経路再
決定手段と、前記補助記憶装置に対して入出力要求を行
った入出力経路を前記退避テーブルに記憶する手段を具
備したことを特徴とする。補助記憶装置に対する入出力
の負荷分散制御方式が得られる。
入出力動作を行った入出力経路を退避テーブルから取り
出す入力手段と、前記補助記憶装置に対して入出力要求
を行う出力手段と、前記補助記憶制御装置に設けられ、
要求された入出力経路での実行可否チェックを、該補助
記憶制御装置のバッファ使用状況及び該補助記憶制御装
置の負荷状態判断処理により行う判別手段と、実行不適
当と判断された時の代替経路の選択を行う入出力経路再
決定手段と、前記補助記憶装置に対して入出力要求を行
った入出力経路を前記退避テーブルに記憶する手段を具
備したことを特徴とする。補助記憶装置に対する入出力
の負荷分散制御方式が得られる。
次に本発明の実施例について図面を参照して説明する。
第１図を参照すると９本発明の一実施例による補助記憶
装置に対する入出力の負荷分散制御方式は、バッファリ
ング機能を有する補助記憶制御装置６を介して補助記憶
装置７に対して、入出力動作を行う際、その直前に当該
補助記憶装置７に対して入出力動作を行った入出力経路
を入出力経路退避テーブル２から取り出す入力手段１と
、前記補助記憶装置７に対して入出力要求を行う出力手
段３と、補助記憶制御装置６に設けられ、要求された入
出力経路での実行可否チェックを、該補助記憶制御装置
６のバッファ使用状況及び該補助記憶制御装置６の負荷
状態判断処理により行う判別手段５と、実行不適当と判
断された時の代替経路の選択を行う入出力経路再決定手
段８と、前記補助記憶装置７に対して入出力要求を行っ
た入出力経路を前記退避テーブル２に記憶する入出力経
路選択結果記憶手段９を具備したことを特徴とする。
装置に対する入出力の負荷分散制御方式は、バッファリ
ング機能を有する補助記憶制御装置６を介して補助記憶
装置７に対して、入出力動作を行う際、その直前に当該
補助記憶装置７に対して入出力動作を行った入出力経路
を入出力経路退避テーブル２から取り出す入力手段１と
、前記補助記憶装置７に対して入出力要求を行う出力手
段３と、補助記憶制御装置６に設けられ、要求された入
出力経路での実行可否チェックを、該補助記憶制御装置
６のバッファ使用状況及び該補助記憶制御装置６の負荷
状態判断処理により行う判別手段５と、実行不適当と判
断された時の代替経路の選択を行う入出力経路再決定手
段８と、前記補助記憶装置７に対して入出力要求を行っ
た入出力経路を前記退避テーブル２に記憶する入出力経
路選択結果記憶手段９を具備したことを特徴とする。
入力手段１．出力手段３．入出力経路再決定手段８．及
び入出力経路選択結果記憶手段９は、中央処理装置１０
に設けられている。入出力経路退避テーブル２は主記憶
装置１１に設けられている。
び入出力経路選択結果記憶手段９は、中央処理装置１０
に設けられている。入出力経路退避テーブル２は主記憶
装置１１に設けられている。
なお、第１図において、４はバッファ制御手段である。
第２図を参照すると、補助記憶制御装置６（第１図）は
、一対の補助記憶制御装置１２及び１３からなる。補助
記憶制御装置１２は、入出力動作を高速化する為のバッ
ファリング機能を可能とするためのバッファ１２ａを有
し、補助記憶装置７に対して読み取り、書き込みを制御
する。補助記憶制御装置１３は、同様に、バッファ１３
ａを有し、補助記憶装置７に対して読み取り、書き込み
を制御する。
、一対の補助記憶制御装置１２及び１３からなる。補助
記憶制御装置１２は、入出力動作を高速化する為のバッ
ファリング機能を可能とするためのバッファ１２ａを有
し、補助記憶装置７に対して読み取り、書き込みを制御
する。補助記憶制御装置１３は、同様に、バッファ１３
ａを有し、補助記憶装置７に対して読み取り、書き込み
を制御する。
第３図は、バッファリング機能を有する補助記憶制御装
置１２．１３下の補助記憶装置７に対する入出力経路を
決定する処理の一例を示す流れ図である。次に第３図に
より本実施例の動作を説明する。
置１２．１３下の補助記憶装置７に対する入出力経路を
決定する処理の一例を示す流れ図である。次に第３図に
より本実施例の動作を説明する。
補助記憶装置７に対する入出力経路を決定する時、直前
に同一装置に対して入出力動作が行われた経路を主記憶
装置１１から取り込む（Ｓｌ）。
に同一装置に対して入出力動作が行われた経路を主記憶
装置１１から取り込む（Ｓｌ）。
取り込まれた経路より、補助記憶装置７に入出力要求を
行う（Ｓ２）。補助記憶装置７に対して出された入出力
要求は、補助記憶制御装置１２を介して補助記憶装置７
に出される。
行う（Ｓ２）。補助記憶装置７に対して出された入出力
要求は、補助記憶制御装置１２を介して補助記憶装置７
に出される。
補助記憶制御装置１２では、入出力要求された補助記憶
装置７に対する・ぐソファ１２ａ内に、補助記憶装置７
への未書き込み分として残されている有効データが有る
か、または既に／？ツファ１２ａに先読み込みされた有
効データが有るか否かのチェックを行う（Ｓ３）。バッ
ファ１２ａ内に有効データがある場合、補助記憶制御装
置１２は、要求された入出力経路に従って補助記憶装置
７へ入出力動作を実行させる（ＳＩＯ）。入出力の実行
は。
装置７に対する・ぐソファ１２ａ内に、補助記憶装置７
への未書き込み分として残されている有効データが有る
か、または既に／？ツファ１２ａに先読み込みされた有
効データが有るか否かのチェックを行う（Ｓ３）。バッ
ファ１２ａ内に有効データがある場合、補助記憶制御装
置１２は、要求された入出力経路に従って補助記憶装置
７へ入出力動作を実行させる（ＳＩＯ）。入出力の実行
は。
主記憶装置１１内のバッファ領域１１１Ｌと補助記憶制
御装置１２内の／Ｊツファ１２ａとの間でのデータ転送
により完結させる。
御装置１２内の／Ｊツファ１２ａとの間でのデータ転送
により完結させる。
補助記憶制御装置１２のバッファ１２ａ内に有効データ
が存在しなかった時、補助記憶装置７の上位装置である
他の補助記憶制御装置１３のバッファ１３ａ内に補助記
憶装置７に対する有効データが存在するか否かのチェッ
クを行う（Ｓ４）。
が存在しなかった時、補助記憶装置７の上位装置である
他の補助記憶制御装置１３のバッファ１３ａ内に補助記
憶装置７に対する有効データが存在するか否かのチェッ
クを行う（Ｓ４）。
他の補助記憶制御装置１３のバッファ１３ａ内に補助記
憶装置７に対する有効データが存在する時。
憶装置７に対する有効データが存在する時。
代替入出力経路を設定するように中央処理装置１０に対
し要求する（Ｓ６）。
し要求する（Ｓ６）。
補助記憶装置７に関する有効データが、上位装置である
全ての補助記憶制御装置１２及び１３内のバッファに存
在しなかった時、補助記憶制御装置１２は、他の配下の
補助記憶装置によるバッファの使用率を考慮し、自らが
高負荷状態にあるか否かを判断する（Ｓ５）。
全ての補助記憶制御装置１２及び１３内のバッファに存
在しなかった時、補助記憶制御装置１２は、他の配下の
補助記憶装置によるバッファの使用率を考慮し、自らが
高負荷状態にあるか否かを判断する（Ｓ５）。
自らが高負荷状態にあると判断した時２代替入出力経路
を設定するように中央処理装置１０に対し要求する（Ｓ
６）。
を設定するように中央処理装置１０に対し要求する（Ｓ
６）。
自らが高負荷状態ではないと判断したとき、補助記憶制
御装置１２は要求された入出力経路により補助記憶装置
７に対し、入出力動作の実行要求を行う（Ｓ１３）。
御装置１２は要求された入出力経路により補助記憶装置
７に対し、入出力動作の実行要求を行う（Ｓ１３）。
代替入出力経路の設定要求に対して、補助記憶装置７に
至る全ての経路をチェックし２代替経路があるか否かの
判断を行う（Ｓ７）。
至る全ての経路をチェックし２代替経路があるか否かの
判断を行う（Ｓ７）。
補助記憶装置７に至る補助記憶制御装置１３が存在する
時、入出力経路の再設定を行い、再実行を試みる（Ｓ２
へ戻る）。
時、入出力経路の再設定を行い、再実行を試みる（Ｓ２
へ戻る）。
代替入出力経路の設定要求に対して、補助記憶装置７に
至る全ての経路をチェックし２代替経路がない時２強制
的に補助記憶装置７に対して入出力要求を行う（Ｓ９）
。
至る全ての経路をチェックし２代替経路がない時２強制
的に補助記憶装置７に対して入出力要求を行う（Ｓ９）
。
なお２強制モード下では補助記憶制御装置１２は負荷状
態のチェックを行わず、補助記憶装置７に対して入出力
動作を実行させる（ＳＩＯ）。
態のチェックを行わず、補助記憶装置７に対して入出力
動作を実行させる（ＳＩＯ）。
補助記憶装置７に対する入出力動作要求時、設定された
経路を主記憶装置１１に記憶しておく。
経路を主記憶装置１１に記憶しておく。
この記憶された経路は２次の補助記憶装置７に対する入
出力動作を行う際の経路として使用する。
出力動作を行う際の経路として使用する。
当処理により、従来の中央処理装置から監視が出来ない
補助記憶制御装置内のバッファ使用率（補助記憶制御装
置の負荷状態）を動的に中央処理装置に報告される事に
より、効率の良い負荷分散処理が可能である。
補助記憶制御装置内のバッファ使用率（補助記憶制御装
置の負荷状態）を動的に中央処理装置に報告される事に
より、効率の良い負荷分散処理が可能である。
以上説明したように２本発明は、・ぐソファリング機能
を有する補助記憶制御装置のように、中央処理装置との
間でデータ転送が非同期に行われる装置に対する。入出
力経路決定の際に、補助記憶制御装置内のバッファ使用
率（補助記憶制御装置の負荷状態）を動的に中央処理装
置に報告される事により、効率の良い負荷分散処理が可
能となる。
を有する補助記憶制御装置のように、中央処理装置との
間でデータ転送が非同期に行われる装置に対する。入出
力経路決定の際に、補助記憶制御装置内のバッファ使用
率（補助記憶制御装置の負荷状態）を動的に中央処理装
置に報告される事により、効率の良い負荷分散処理が可
能となる。
また、直前の入出力経路を主記憶装置上に記憶し、当経
路を再使用することによりバッファの連続使用が可能と
なり、効率の良いバッファ使用が実現できる。
路を再使用することによりバッファの連続使用が可能と
なり、効率の良いバッファ使用が実現できる。
第１図は本発明一実施例の機能を説明するだめの図、第
２図は本発明の実施例のブロック図、第３図は上記実施
例による処理の流れ図である。 図において。 １・・・入出力経路を退避テーブルから得る入力手段、
２・・・入出力経路の退避テーブル、３・・・補助記憶
制御装置に対する入出力動作を要求する出力手段、４・
・・補助記憶制御装置のバッファ制御手段（中央処理装
置とは非同期に補助記憶装置とデータノ転送ヲ行う）、
５・・・バッファの使用状況等のチェックを行う判別手
段、６・・・補助記憶制御装置。 ７・・・補助記憶装置、８・・・入出力経路再決定手段
。 ９・・・入出力経路選択結果記憶手段、１０・・・中央
処理装置、１１・・・主記憶装置、１１ａ・・・主記憶
装置内の入出力用バッファ領域、１２・・・補助記憶制
御装置、１２ａ・・・補助記憶制御装置１２内の緩衝バ
ッファ、１３・・・補助記憶制御装置、１３ａ・・・補
助記憶制御装置１３内の緩衝バッファ。
２図は本発明の実施例のブロック図、第３図は上記実施
例による処理の流れ図である。 図において。 １・・・入出力経路を退避テーブルから得る入力手段、
２・・・入出力経路の退避テーブル、３・・・補助記憶
制御装置に対する入出力動作を要求する出力手段、４・
・・補助記憶制御装置のバッファ制御手段（中央処理装
置とは非同期に補助記憶装置とデータノ転送ヲ行う）、
５・・・バッファの使用状況等のチェックを行う判別手
段、６・・・補助記憶制御装置。 ７・・・補助記憶装置、８・・・入出力経路再決定手段
。 ９・・・入出力経路選択結果記憶手段、１０・・・中央
処理装置、１１・・・主記憶装置、１１ａ・・・主記憶
装置内の入出力用バッファ領域、１２・・・補助記憶制
御装置、１２ａ・・・補助記憶制御装置１２内の緩衝バ
ッファ、１３・・・補助記憶制御装置、１３ａ・・・補
助記憶制御装置１３内の緩衝バッファ。
Claims (1)
- １、バッファリング機能を有する補助記憶制御装置を介
して補助記憶装置に対して、入出力動作を行う際、その
直前に当該補助記憶装置に対して入出力動作を行った入
出力経路を退避テーブルから取り出す入力手段と、前記
補助記憶装置に対して入出力要求を行う出力手段と、前
記補助記憶制御装置に設けられ、要求された入出力経路
での実行可否チェックを、該補助記憶制御装置のバッフ
ァ使用状況及び該補助記憶制御装置の負荷状態判断処理
により行う判別手段と、実行不適当と判断された時の代
替経路の選択を行う入出力経路再決定手段と、前記補助
記憶装置に対して入出力要求を行った入出力経路を前記
退避テーブルに記憶する手段を具備したことを特徴とす
る、補助記憶装置に対する入出力の負荷分散制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7481788A JP2591782B2 (ja) | 1988-03-30 | 1988-03-30 | 補助記憶装置に対する入出力の負荷分散制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7481788A JP2591782B2 (ja) | 1988-03-30 | 1988-03-30 | 補助記憶装置に対する入出力の負荷分散制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248257A true JPH01248257A (ja) | 1989-10-03 |
| JP2591782B2 JP2591782B2 (ja) | 1997-03-19 |
Family
ID=13558244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7481788A Expired - Fee Related JP2591782B2 (ja) | 1988-03-30 | 1988-03-30 | 補助記憶装置に対する入出力の負荷分散制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591782B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7617330B2 (en) | 2001-04-26 | 2009-11-10 | The Boeing Company | System and method for preloading a bus controller with command schedule |
-
1988
- 1988-03-30 JP JP7481788A patent/JP2591782B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7617330B2 (en) | 2001-04-26 | 2009-11-10 | The Boeing Company | System and method for preloading a bus controller with command schedule |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591782B2 (ja) | 1997-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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