JPH01248829A - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
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- JPH01248829A JPH01248829A JP63076784A JP7678488A JPH01248829A JP H01248829 A JPH01248829 A JP H01248829A JP 63076784 A JP63076784 A JP 63076784A JP 7678488 A JP7678488 A JP 7678488A JP H01248829 A JPH01248829 A JP H01248829A
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- resistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル・アナログ変換を高精度に効率よく
行うデジタル・アナログ変換器に関するものである。
行うデジタル・アナログ変換器に関するものである。
従来の技術
第４図に従来の抵抗分圧方式のデジタル・アナログ変換
器（以下、Ｄ／ム変換器と称す。）の構成を示す。
器（以下、Ｄ／ム変換器と称す。）の構成を示す。
従来の抵抗分圧方式のＩ）／Ａ変換器は、変換するデジ
タルデータを格納するｎビットのレジスタ１と、基準電
源子Ｖ□アとアース間て直列に接続された２ ＋１個の
抵抗と前記各抵抗間に設けられた２ 個の端子から前記
レジスタ１の出方に対応する１端子を選択する樹木状に
接続された２ｎ個のアナログスイッチ回路からなる抵抗
回路網２と、前記抵抗回路網２の出力インピーダンスを
小さくするインピーダンス変換回路３で構成される。
タルデータを格納するｎビットのレジスタ１と、基準電
源子Ｖ□アとアース間て直列に接続された２ ＋１個の
抵抗と前記各抵抗間に設けられた２ 個の端子から前記
レジスタ１の出方に対応する１端子を選択する樹木状に
接続された２ｎ個のアナログスイッチ回路からなる抵抗
回路網２と、前記抵抗回路網２の出力インピーダンスを
小さくするインピーダンス変換回路３で構成される。
抵抗回路網２の２ｎ個の抵抗列は、人出方伝達曲線の理
想的な値との誤差を最小にするため、両端がＲ／２で他
が全てＨの値となっている。
想的な値との誤差を最小にするため、両端がＲ／２で他
が全てＨの値となっている。
変換されるデジタルデータは、レジスタ１に洛納され、
前記レジスタ１の出力端１０ｏ（Ｄｏ〜Ｄｎ−＋）より
、樹木状に接続された２ｎ個のアナログスイッチ回路に
選択信号として供給される。
前記レジスタ１の出力端１０ｏ（Ｄｏ〜Ｄｎ−＋）より
、樹木状に接続された２ｎ個のアナログスイッチ回路に
選択信号として供給される。
その結果、入力デジタルデータに対応するアナログスイ
ッチ回路がオンし、２ 個の端子中の１端子が選択され
る。ｎピットの場合、入力データのパターンにかかわら
ず、抵抗列の端子からの出力はｎ個のアナログスイッチ
回路を直列に通って抵抗回路網２の出力端２００に出力
され、出力インピーダンス変換回路３を経て、入力デジ
タルデータに対応するアナログ電圧が、出力端３００か
ら出力される。
ッチ回路がオンし、２ 個の端子中の１端子が選択され
る。ｎピットの場合、入力データのパターンにかかわら
ず、抵抗列の端子からの出力はｎ個のアナログスイッチ
回路を直列に通って抵抗回路網２の出力端２００に出力
され、出力インピーダンス変換回路３を経て、入力デジ
タルデータに対応するアナログ電圧が、出力端３００か
ら出力される。
発明が解決しようとする課題
第４図に示す抵抗分圧方式のＤ／Ａ変換器は、基準電源
＋ｖＲＸＦ が全ての抵抗に印加されるため、各抵抗
の抵抗値Ｒが±ΔＲ変動すると入力コードの増加にした
がって各端子に現われる出力のステップの大きさに変動
を生じるが、その変動は一方向に増加するのみであるの
で、微分直線性と単調性が保証されている。
＋ｖＲＸＦ が全ての抵抗に印加されるため、各抵抗
の抵抗値Ｒが±ΔＲ変動すると入力コードの増加にした
がって各端子に現われる出力のステップの大きさに変動
を生じるが、その変動は一方向に増加するのみであるの
で、微分直線性と単調性が保証されている。
しかし前述のようにｎビットの場合、入力デジタルデー
タのパターンにかかわらず抵抗列の端子電圧が、ｎ個の
アナログスイッチ回路を直列に通るため、信号経路に入
る全アナログスイッチ回路のオン抵抗が増大し、出力ア
ナログ電圧が安定するまでの時間が長くなる。
タのパターンにかかわらず抵抗列の端子電圧が、ｎ個の
アナログスイッチ回路を直列に通るため、信号経路に入
る全アナログスイッチ回路のオン抵抗が増大し、出力ア
ナログ電圧が安定するまでの時間が長くなる。
またビット数が１ビツト増加するごとに抵抗とアナログ
スイッチ回路の数がそれぞれ２倍になり、ＩＣ内に占め
る面積も２倍になってＩＣコストにはね返ることになる
。
スイッチ回路の数がそれぞれ２倍になり、ＩＣ内に占め
る面積も２倍になってＩＣコストにはね返ることになる
。
特にＤ／Ａ変換器を負帰還制御系に用い、出力アナログ
電圧を負帰還制御系の帰還出力として用いる場合のよう
に、出力が常にある特定の値に収束する場合には、高精
度の要求される区間は収束値近傍のみで、零点およびフ
ルスケール点近傍ではそれほど高い精度は必要ない。こ
のような負帰還制御系に第４図に示した従来のＤ／Ａ変
換器、特に集積回路化されたビット数の大きいＩ）／Ａ
変換器を用いると、チップ面積ばかシ大きくなって、Ｄ
／ム変換精度はそれほど向上しないという問題がある。
電圧を負帰還制御系の帰還出力として用いる場合のよう
に、出力が常にある特定の値に収束する場合には、高精
度の要求される区間は収束値近傍のみで、零点およびフ
ルスケール点近傍ではそれほど高い精度は必要ない。こ
のような負帰還制御系に第４図に示した従来のＤ／Ａ変
換器、特に集積回路化されたビット数の大きいＩ）／Ａ
変換器を用いると、チップ面積ばかシ大きくなって、Ｄ
／ム変換精度はそれほど向上しないという問題がある。
本発明はこのような従来の問題を解決するＤ／Ａ変換器
を提供するものである。
を提供するものである。
課題を解決するための手段
本発明は、変換すべきデジタルデータを格納するレジス
タの出力をエンコーダでエンコードして選択信号を作成
し、一方、基準電源間に接続された抵抗回路を抵抗値の
異なる複数の区間に分けるとともに、各区間毎にスイッ
チマトリックス回路を設け、前記選択信号を前記各スイ
ッチマトリックス回路に加え、所定のアナログスイッチ
回路をオンオフ制御することによって各区間毎に前記抵
抗回路の各抵抗間の端子の１つを選択し、前記スイッチ
マトリックス回路の出力を電流増幅して変換すべきデジ
タルデータに対応するアナログ電圧を得るものである。
タの出力をエンコーダでエンコードして選択信号を作成
し、一方、基準電源間に接続された抵抗回路を抵抗値の
異なる複数の区間に分けるとともに、各区間毎にスイッ
チマトリックス回路を設け、前記選択信号を前記各スイ
ッチマトリックス回路に加え、所定のアナログスイッチ
回路をオンオフ制御することによって各区間毎に前記抵
抗回路の各抵抗間の端子の１つを選択し、前記スイッチ
マトリックス回路の出力を電流増幅して変換すべきデジ
タルデータに対応するアナログ電圧を得るものである。
作用
このようにすれば、たとえビット数が多くなっても抵抗
回路の抵抗およびスイッチマトリックス回路のアナログ
スイッチ回路の数は余り増加しない。このためアナログ
スイッチ回路のオン抵抗の影響が少なくなり、出力アナ
ログ電圧が速やかに安定する。また集積回路化したとき
のチップ面積の増加も抑えられる。さらに抵抗回路の抵
抗値を各区間毎に適切に設定することにより、変換精度
のよいＤ／Ａ変換器が得られる。
回路の抵抗およびスイッチマトリックス回路のアナログ
スイッチ回路の数は余り増加しない。このためアナログ
スイッチ回路のオン抵抗の影響が少なくなり、出力アナ
ログ電圧が速やかに安定する。また集積回路化したとき
のチップ面積の増加も抑えられる。さらに抵抗回路の抵
抗値を各区間毎に適切に設定することにより、変換精度
のよいＤ／Ａ変換器が得られる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図に本発明による抵抗分圧方式のＤ／Ａ変換器の構
成図を示す。本発明のＤ／Ａ変換器は、変換するデジタ
ルデータを格納するｎピットのレジスタ４と、前記レジ
スタ４の出力端４００に出力されるｎビットのデータＤ
。−Ｄｎ−＋をエンコードし、出力端５００，５０１．
５０２にそれぞ−ダ５と、高精度の必要な中心値近傍と
精度の必要ないフルスケール点と零点の近傍とで異なる
値の抵抗を基準電源間に直列に接続した抵抗回路６と、
前記抵抗回路６の全端子の中から前記エンコーダ６の出
力に対応した端子を選択するだめの抵抗値の異なる区間
毎に樹木状に接続されたスイッチマトリックス回路７０
１，７０２，７０３と、前記スイッチマトリックス回路
７０１〜７０３で選択され、出力端アｏｏに出力された
アナログ信号を電流増幅し、出力端８００にアナログ電
圧として出力するためのインピーダンス変換回路８とで
構成されている。なお、第１図では抵抗回路６とスイッ
チマトリックス回路７０１〜７０３を総称してスイッチ
マトリックス回路群７としている。
成図を示す。本発明のＤ／Ａ変換器は、変換するデジタ
ルデータを格納するｎピットのレジスタ４と、前記レジ
スタ４の出力端４００に出力されるｎビットのデータＤ
。−Ｄｎ−＋をエンコードし、出力端５００，５０１．
５０２にそれぞ−ダ５と、高精度の必要な中心値近傍と
精度の必要ないフルスケール点と零点の近傍とで異なる
値の抵抗を基準電源間に直列に接続した抵抗回路６と、
前記抵抗回路６の全端子の中から前記エンコーダ６の出
力に対応した端子を選択するだめの抵抗値の異なる区間
毎に樹木状に接続されたスイッチマトリックス回路７０
１，７０２，７０３と、前記スイッチマトリックス回路
７０１〜７０３で選択され、出力端アｏｏに出力された
アナログ信号を電流増幅し、出力端８００にアナログ電
圧として出力するためのインピーダンス変換回路８とで
構成されている。なお、第１図では抵抗回路６とスイッ
チマトリックス回路７０１〜７０３を総称してスイッチ
マトリックス回路群７としている。
以下、中心近傍が１０ビツト、両端が４ピツトの合計１
４ビｙトのＤ／Ａ変換器を例にとってその動作を説明す
る。前記抵抗回路６は、第２図に示す入出力特性を持た
せるため、全体を４ビツト（１６区間）に分割し、中心
近傍の１／４（Ｂ区間）を抵抗値の小さな２５７個（８
ビツト）の抵抗Ｒ２（但し区間の両端は、Ｒ２／２’）
で構成し、残りの両側３／８ずつ（ム、Ｃ区間）をそれ
ぞれ抵抗値の大きな７個の抵抗Ｒ１（但し区間の両端は
、Ｒ、／２ ）で構成−している。従ってＡＢおよびＢ
Ｃの境界の端子間は、（Ｒ，＋Ｒ２）／２の抵抗となる
。また全体の入出力特性のゲインを一定にするため、抵
抗Ｒ１，Ｒ２の比はＲ，／Ｒ２＝ａ４（２／２ ）に
選ばれている。
４ビｙトのＤ／Ａ変換器を例にとってその動作を説明す
る。前記抵抗回路６は、第２図に示す入出力特性を持た
せるため、全体を４ビツト（１６区間）に分割し、中心
近傍の１／４（Ｂ区間）を抵抗値の小さな２５７個（８
ビツト）の抵抗Ｒ２（但し区間の両端は、Ｒ２／２’）
で構成し、残りの両側３／８ずつ（ム、Ｃ区間）をそれ
ぞれ抵抗値の大きな７個の抵抗Ｒ１（但し区間の両端は
、Ｒ、／２ ）で構成−している。従ってＡＢおよびＢ
Ｃの境界の端子間は、（Ｒ，＋Ｒ２）／２の抵抗となる
。また全体の入出力特性のゲインを一定にするため、抵
抗Ｒ１，Ｒ２の比はＲ，／Ｒ２＝ａ４（２／２ ）に
選ばれている。
第３図に前記抵抗回路６の端子を選択するためのスイッ
チマトリックス回路７０１〜７０３の選択信号を作成す
るエンコーダ５の具体構成を示す。
チマトリックス回路７０１〜７０３の選択信号を作成す
るエンコーダ５の具体構成を示す。
第３図ではレジスタ４が１０ビツトの場合のエンコーダ
６の構成を示す。レジスタ４からの１ｏビツトの入力デ
ジタルデータＤ。−Ｄ、がエンコーダ６に入力される。
６の構成を示す。レジスタ４からの１ｏビツトの入力デ
ジタルデータＤ。−Ｄ、がエンコーダ６に入力される。
エンコーダ５では、第３図に示す論理回路によって１ｏ
ビツトの入力デジタルデータＤ。−Ｄ９からＡ、Ｂ、Ｃ
の区間毎に接続された樹木状のスイッチマトリックス回
路７０１〜７０３に加える１４ピツトの選択信号人１〜
Ａ３゜Ｂｏ−Ｂ、、Ｃ，〜Ｃ３を作成する。さらに各選
択信号の一部をそれぞれインバータ（図示せず）によっ
て反転し、逆相の選択信号Ａ１〜Ａ、、Ｂｏ−Ｂ、、Ｃ
，〜Ｃ３を作成する。スイッチマトリックス回路７０１
〜７０３では、前記エンコーダ６からの選択信号によっ
て所定のアナログスイッチ回路がオンし、抵抗回路６の
２６８個の端子からレジスタ４に取り込まれ ４た１ｏ
ビツトの入力デジタルデータに対応した１端子が選択さ
れ、最大８個のアナログスイッチを経てインピーダンス
変換器８に入力される。
ビツトの入力デジタルデータＤ。−Ｄ９からＡ、Ｂ、Ｃ
の区間毎に接続された樹木状のスイッチマトリックス回
路７０１〜７０３に加える１４ピツトの選択信号人１〜
Ａ３゜Ｂｏ−Ｂ、、Ｃ，〜Ｃ３を作成する。さらに各選
択信号の一部をそれぞれインバータ（図示せず）によっ
て反転し、逆相の選択信号Ａ１〜Ａ、、Ｂｏ−Ｂ、、Ｃ
，〜Ｃ３を作成する。スイッチマトリックス回路７０１
〜７０３では、前記エンコーダ６からの選択信号によっ
て所定のアナログスイッチ回路がオンし、抵抗回路６の
２６８個の端子からレジスタ４に取り込まれ ４た１ｏ
ビツトの入力デジタルデータに対応した１端子が選択さ
れ、最大８個のアナログスイッチを経てインピーダンス
変換器８に入力される。
このように本実施例によれば、１０ビツトのデータの場
合でも、出力は最大８個のアナログスイッチ回路しか通
らないため、アナログスイッチ回路のオン抵抗の影響が
小さくなる。このため出力アナログ電圧が速やかに安定
する。また従来１０２５個の抵抗と１０２４個のアナロ
グ信号、ンチ回路を用いて構成されていた１ｏビツトの
Ｄ／Ａ変換器を２６９個の抵抗と６３７個のアナログス
イッチ回路で構成することができる。このため効率がよ
く高精度で高速な抵抗分圧方式のＤ／Ａ変換器を得るこ
とが出来る。
合でも、出力は最大８個のアナログスイッチ回路しか通
らないため、アナログスイッチ回路のオン抵抗の影響が
小さくなる。このため出力アナログ電圧が速やかに安定
する。また従来１０２５個の抵抗と１０２４個のアナロ
グ信号、ンチ回路を用いて構成されていた１ｏビツトの
Ｄ／Ａ変換器を２６９個の抵抗と６３７個のアナログス
イッチ回路で構成することができる。このため効率がよ
く高精度で高速な抵抗分圧方式のＤ／Ａ変換器を得るこ
とが出来る。
発明の効果
本発明によれば抵抗回路とアナログスイッチ回路の増加
を抑えることができるから、集積回路化した場合のチッ
プ面積も小さくて済み、また高速で高精度のＤ／Ａ変換
器を実現することができる。
を抑えることができるから、集積回路化した場合のチッ
プ面積も小さくて済み、また高速で高精度のＤ／Ａ変換
器を実現することができる。
第１図は本発明の一実施例におけるデジタル・アナログ
変換器の回路図、第２図は１ｏビツトの場合の上記実施
例の入出力特性図、第３図は１゜ビットの場合の上記実
施例のエンコーダの具体構成を示す回路図、第４図は従
来のデジタル・アナログ変換器の回路図である。 ４・・・・・・レジスタ、５・・・・・・エンコーダ、
６・・・・・・抵抗回路、７・・・・・・スイッチマト
リックス回路群、７０１〜７０３・・・・・・スイッチ
マトリックス回路、８・・・・・・インピーダンス変換
回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 すシ”クルスカテ゛−タ ＋ｏｏｏ ｍｂ ｍｔｏｏ ｍｏ ｍｏｂ
ｖａｏ ｘｏｏ Ｈａ ｕａｙ第３図
、３−エンコーダ”トシースク４の出力
変換器の回路図、第２図は１ｏビツトの場合の上記実施
例の入出力特性図、第３図は１゜ビットの場合の上記実
施例のエンコーダの具体構成を示す回路図、第４図は従
来のデジタル・アナログ変換器の回路図である。 ４・・・・・・レジスタ、５・・・・・・エンコーダ、
６・・・・・・抵抗回路、７・・・・・・スイッチマト
リックス回路群、７０１〜７０３・・・・・・スイッチ
マトリックス回路、８・・・・・・インピーダンス変換
回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 すシ”クルスカテ゛−タ ＋ｏｏｏ ｍｂ ｍｔｏｏ ｍｏ ｍｏｂ
ｖａｏ ｘｏｏ Ｈａ ｕａｙ第３図
、３−エンコーダ”トシースク４の出力
Claims (1)
- 変換すべきデジタルデータを格納するレジスタと、前記
レジスタの出力であるデジタルデータをエンコードする
エンコーダと、基準電源間に直列に接続されかつ複数の
区間が互いに異なる抵抗値に設定された複数の抵抗から
なる抵抗回路と、前記抵抗回路の抵抗値の異なる区間毎
に設けられ、かつ前記エンコーダから出力される選択信
号にしたがってオンオフ制御され、各区間毎に前記抵抗
回路の各抵抗間の端子の１つを選択するスイッチマトリ
ックス回路と、前記スイッチマトリックス回路の出力を
電流増幅し、前記変換すべきデジタルデータに対応する
アナログ電圧を出力するインピーダンス変換回路とを備
えたデジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076784A JPH0777353B2 (ja) | 1988-03-30 | 1988-03-30 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076784A JPH0777353B2 (ja) | 1988-03-30 | 1988-03-30 | デジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248829A true JPH01248829A (ja) | 1989-10-04 |
| JPH0777353B2 JPH0777353B2 (ja) | 1995-08-16 |
Family
ID=13615229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63076784A Expired - Fee Related JPH0777353B2 (ja) | 1988-03-30 | 1988-03-30 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777353B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340813A (ja) * | 1991-05-16 | 1992-11-27 | Mitsubishi Electric Corp | 基準電圧選択回路 |
| JP2009098355A (ja) * | 2007-10-16 | 2009-05-07 | Oki Semiconductor Co Ltd | 駆動回路装置 |
| CN109728821A (zh) * | 2019-01-07 | 2019-05-07 | 湖州师范学院 | 一种编码器 |
| CN113848388A (zh) * | 2021-08-18 | 2021-12-28 | 东风电驱动系统有限公司 | 一种采用矩阵电阻并联实现电阻数字化的方法及系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124963A (en) * | 1978-03-07 | 1979-09-28 | Hughes Aircraft Co | Ad converter |
| JPS58133030A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | Ｄａ変換回路 |
| JPS62298230A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | アナログ−デイジタル変換器 |
-
1988
- 1988-03-30 JP JP63076784A patent/JPH0777353B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124963A (en) * | 1978-03-07 | 1979-09-28 | Hughes Aircraft Co | Ad converter |
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| JP2009098355A (ja) * | 2007-10-16 | 2009-05-07 | Oki Semiconductor Co Ltd | 駆動回路装置 |
| CN109728821A (zh) * | 2019-01-07 | 2019-05-07 | 湖州师范学院 | 一种编码器 |
| CN113848388A (zh) * | 2021-08-18 | 2021-12-28 | 东风电驱动系统有限公司 | 一种采用矩阵电阻并联实现电阻数字化的方法及系统 |
| CN113848388B (zh) * | 2021-08-18 | 2024-03-12 | 东风电驱动系统有限公司 | 一种采用矩阵电阻并联实现电阻数字化的方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0777353B2 (ja) | 1995-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |