JPH01248857A

JPH01248857A - 留守番電話装置

Info

Publication number: JPH01248857A
Application number: JP63076799A
Authority: JP
Inventors: Atsushi Nomura; 篤志野村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-03-30
Filing date: 1988-03-30
Publication date: 1989-10-04
Anticipated expiration: 2011-03-29
Also published as: JPH0834504B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はテープ・レコーダーを有し、発呼者からの用件
メツセージをテープ・レコーダーに録音する留守番電話
装置に関する。

従来の技術従来、この種の留守番電話装置は、用件メソセージが録
音されたテープ・レコーダーを録音時と同じ速度で再生
するものである。しかしながら、この様な留守番電話装
置では、用件メソセージの聞き取りに時間がかかり、特
に、遠隔制御により持ち主が電話回線を介して前記テー
プ・レコーダーに録音されている用件メソセージを聞き
取る場合に、時間がかかるのと同時に、高額の通話料金
を必要とする。

そのため、再生時においてテープ・レコーダーを高速で
再生しようとするものがあるが、単に、高速で再生した
だけでは音声周波数が上がってしまい開き取りにくくな
ってしまう。そこで、近年は高速で再生し周波数の上が
った音声信号を元の周波数に戻す音程変換機能を持つも
のもある。

発明が解決しようとする課題しかしながら、上記のような留守番電話装置は、被呼者
の応答メツセージを記憶するメモリーやテープ・レコー
ダーなどの応答用記憶手段と、発呼者の用件メソセージ
を記憶するテープ・レコーダーなどの用件記憶手段と、
さらに音程変換手段とをそれぞれ独立に必要とし、装置
全体の回路規模が？３ｊｌで多大になるため、コスト・
アップにならざるを得なかった。

本発明は、上記課題に鑑み、被呼者の応答メツセージを
メモリーに記憶し、発呼者の用件メツセージをテープ・
レコーダーに録音する留守番電話装置において、応答メ
ツセージを録音・再生する時に必要な応答メツセージを
メモリーに書き込むためのアナログ・デジタル変換動作
、前記データのメモリーへの書き込み、読み出し、制御
動作、応答メツセージ再生時にメモリーからのデジタル
・データをアナログ信号列に変換するデジタル・アナロ
グ変換動作と、倍速音声の音程変換処理を行う時に、必
要な倍速音声をデジタル・データに変換するアナログ・
デジタル変換動作、前記デジタル・データのメモリーへ
の書き込み、読み出しを行う制御動作、音程変換処理後
のデジタル・データをアナログ信号列に変換するデジタ
ル・アナログ変換動作のうち、それぞれの動作時におけ
るアナログ・デジタル変換動作、メモリー制御動作、デ
ジタル・アナログ変換動作をそれぞれ共通の回路で行い
、簡単で安価な構成で、用件メツセージを録音したテー
プ・レコーダーを倍速で再生し、音程の上がった音声を
通常の音程に変換する音程変換付きの留守番電話装置を
提供するものである。

課題を解決するための手段本発明は上記目的を達成するために、アナログ信号列を
デジタル・データに変換するＡ／Ｄ変換回路と、倍速再
生された音声を音程変換するために書き込む第一の記憶
手段と、被呼者の応答メツセージを前記Ａ／Ｄ変換回路
を用いて変換したデジタル・データを書き込む第二の記
憶手段と、第一の記憶手段と第二の記憶手段とをそれぞ
れ制御し書き込みと読みだしの制御を行う記憶手段制御
回路と、倍速音声の音程変換のためにデータを処理する
データ処理手段と、前記データ処理手段からのデジタル
・データをアナログ信号列に変換するＤ／Ａ変換回路か
ら構成するようにしたものである。

作用この構成により、音程変換される前の倍速音声と録音す
る応答メツセージは共通のＡ／Ｄ変換回路によりデジタ
ル・データに変換される。変換されたデジタル・データ
は共通の記憶手段制御回路によりメモリーに書き込み、
又はメモリーから読みだされる。データ処理手段は、メ
モリーからデジタルのデータを倍速音声の音程変換時に
はデータ処理を行い、応答メソセージ再生時にはそのま
まデータを出力する。Ｄ／Ａ変換回路は、データ処理手
段からのデジタル・データをアナログ信号列に変換する
。

このようにして、応答メツセージのメモリーへの録音と
、２倍速音声の音程変換とを、簡単で安価な回路構成で
行うことができるようになる。

実施例第１図、第２図は、本発明の一実施例の概略構成図であ
る。第１図、第２図に於いて、１はＡ／Ｄ変換回路であ
り、本実施例では、Ａ　Ｄ　Ｍ　（Ａｄａｐ−Ｌｉｖｅ
　Ｄｅｌｔａ　Ｍｏｄｕｌａｔｉｏｎ　）方式により、
人力するアナログ信号列を１ビツトのデジタル・データ
に変換するものとする。２はレベル判定回路で、本実施
例では第３図のように構成されている。入力されたアナ
ログ信号列は、カップリング・コンデンサーＣ１を通っ
てから、抵抗Ｒ１とダイオードＤ１の内部抵抗ｒによっ
てコンデンサーＣ２に充電される。充電された電荷は無
音部で抵抗Ｒ２を通して放電する。この様に、コンデン
サー０２の電圧は入力する音声レベルに応じて変動する
。この変動するコンデンサー０２の電圧をある特定のし
きい値と比較し、コンデンサーＣ２の電圧がある特定の
しきい値より大きければ、“Ｈ”を出力する構成である
。ここで、ある特定のしきい値とは、第４図のようなア
ナログ信号列の有声音部データでは必ず“Ｈ”を出力す
るように調整された可変抵抗ＶＲの値である。３は源発
振を分周し、入力するレベル判定回路２の出力ＹＫと、
図示しない制御装置からの制御信号５ＴＡＲＴと、Ｗ／
Ｒと、ＢＡＩとによって、第５図に示す各種のタイミン
グ信号を発生するタイミング発生回路である。ここで、
制御信号５ＴＡＲＴとＷ／ＲとＢＡＩは本実施例のシス
テム全体の制御をするものであり、以下の通りである。

５ＴＡＲ”Ｉ’：“Ｈ”−システムの起動をかける。

“Ｌ”−システムを待機状態にする。

Ｗ／Ｒ：“Ｈ”−書き込みを指示する。

“Ｌ”−読み出しを指示する。

ＢＡＩ　　：“Ｈ”−倍速音声音程変換を指示する。

“Ｌ”−録音・再生を指示する。

４は入力する１ビツトのデジタル・データを信号Ｌｌで
取り込み、確定した１ビツトのデジタル・データを出力
するラッチ回路Ａである。５は入力する１ビツトのデジ
タル・データを信号Ｌ２で取り込み、確定した１ビツト
のデジタル・データを出力するランチ回路Ｂである。６
は入力する１ビツトのデジタル・データを信号Ｌ３１と
Ｌ３２とで取り込み、Ｌ３１で確定した１ビツトのデジ
タル・データを出力０１から、Ｌ３２で確定した１ビツ
トのデジタル・データを出力０２からそれぞれ出力する
ラッチ回路Ｃである。７は入力する２つのデータを信号
ＤＳで切り替えて出力するセレクターである。８は入力
するカウント・アップ・クロックＣＬＫ　１で常にカウ
ント・アップ動作を行い、アドレス・データａＯ＝ａ１
３をそれぞれ出力する１４段カウンタで構成するカウン
タＡである。９は入力するカウント・アップ・クロック
ＣＬＫ２でカウント・アップ動作を行い、アドレス・デ
ータｂＯ〜ｂ１７をそれぞれ出力する１８段カウンタで
構成するカウンタＢである。本実施例では、ｂ１３がセ
ットされた初期値“２０００　Ｈ”から始まり、ｂ。

〜ｂ１７が全て“Ｈ″になる“３ＦＦＦＦＨ”になった
とき、タイミング発生回路３に終了信号ＥＯ８を出力す
る。１０は入力する５種類のアドレス信号をＳＥＬ　１
と、５ＥＬ２と、ＲＣ３と、５ＥＬＷＲとで切り替えて
出力するアドレス切替回路である。第６図は信号５ＥＬ
１．５ＥＬ２、ＲＣ３゜５ＥＬＷＲと５種類のアドレス
の関係を示したものである。１１はタイミング発生回路
３の信号で制御されるメモリーで、本実施例では、２５
６にビット×１ビット構成のダイナミックＲＡＭを用い
る。

前記ダイナミックＲＡＭ１１は、４ｍｓ内で０〜２５５
のアドレスをそれぞれＲＡ　Ｓ　（Ｒｏｗ−Ａｄｄｒｅ
ｓｓ−５ｔｒｏｂｅ）信号の立ち下げのタイミングで指
定することによってリフレッシュするＲＡＳオンリー・
リフレッシュ方式を採用している。１２はデータ処理回
路、１３は入力する１ビツトのデジタル・データを二重
積分器によりアナログ信号列に変換するＤ／Ａ変換回路
である。

次に、上記実施例の動作について説明する。

上記実施例において、無音部データと無声音部データと
有音部データで構成された第４図のようなアナログ信号
列は、Ａ／Ｄ変換回路１　　（ＡＤＭ方式）により１ビ
ツトのデジタル・データに変換される。同時に、前記ア
ナログ信号列はレベル判定回路２に供給される。レベル
判定回路２は第４図のようなアナログ信号列の無声音部
データの途中（Ｂ）もしくは有声音部データ（Ｃ）を検
出し出力ＹＫ″Ｈ”を出力する。

ここで、タイミング発生回路３の出力信号は、前記レベ
ル判定回路２の出力ＹＫと、図示しない制御回路からの
制御信号５ＴＡＲＴとＷ／ＲとＢＡｌとにより、第７図
のように４つのモード状態に分かれる。

前記４つの状態に共通な動作として、メモリーの記憶保
持の為にリフレッシュ動作を行っている。

２５６にビットのダイナミックＲＡＭＩＩがリフレッシ
ュ動作を行うためには４ｍｓ内に１〜２５６のアドレス
を発生しなくてはならない。第５図（Ｂ）、第５図（Ｃ
）、第５図（Ｄ）のようにタイミング発生回路３はカウ
ント・アップ・クロックＣＬＫ１を出力し、カウンタＡ
８に入力する。カウンタＡ８はカウント・アップ・クロ
ックＣＬＫＩの立ち上がり（Ｖ）で、６０μｓ間に４回
のカウント・アップ動作を行う。後述する（１）式より
、カウンタＡ８は３．８４ｍ５でＯ〜２５５のリフレッ
シュ・アドレスのロウ・アドレス・データをａｏ−ａ７
からそれぞれ出力する。ロウ・アドレス・データａＯ−
ａ７はアドレス切替回路１０に入力される。アドレス切
替回路１０は第６図かられかるように入力する３つの信
号ＳＥＬ　１と５ＥＬ２とＲＣ３の値がＳＥＬ　１　＝
″Ｌ”（ｉ）　、５ＥＬ２＝”Ｈ″（ｋ）　、ＲＣ３＝
″Ｌ’（ｍ）になるので、入力するカウンタＡ８からの
リフレッシュ・アドレスのロウ・アドレス・データａＯ
〜ａ７をダイナミックＲＡＭＩＩのＡＯ〜Ａ７に出力し
、Ａ８には６Ｌ″を出力する。ダイナミックＲＡＭＩＩ
はＡＯ〜Ａ８より入力するＯ〜２５５のそれぞれのリフ
レッシュ・アドレス・データに対し、タイミング発生回
路３からのＲＡＳ信号の立ち下げ（ａ）に同期して６０
μｓ間に４回のリフレッシュ動作を行う。

６０μｓ　Ｘ２５６＋　４　＃３．８４ｍ５　　　　（
１）第５図（Ａ）においては、４μｓ間に１回カウント
・アップ・クロックＣＬＫ１を立ち上げ、ＲＡＳ信号を
立ち下げているので、次の（２）式から１．０２４ｍ５
でリフレッシュ動作を行っていることがわかる。

４μｓ　Ｘ２５６＝１．０２４ｍ５　　　　　　（２）
第７図の４つの状態についてそれぞれ動作を説明する。

（１）　　モード１タイミング発生回路３からの出力は、第５図（Ａ）のよ
うになる。それぞれの、動作時でのアドレス・データは
第６図から分かる。

Ａ／Ｄ変換回路１は入力する２倍速音声を１ビツトのデ
ジタル・データに変換し出力する。出力したデジタル・
データ■はランチ回路Ａ４の入力ｌに入力する。ランチ
回路Ａは、入力Ｉより入力したデジタル・データ■を、
入力Ｃより入力するタイミング発生回路３からの信号Ｌ
１の立ち上がりエツジ（２９）で保持し、出力Ｏより出
力する。

出力したデータ■はセレクター７の入力■１に入力する
。人力Ｃより人力するＤＳＯ値はモード１では常に“Ｌ
”なので、セレクター７は入力■１からのデータ■を選
択し出力Ｏより出力する。出力したデータ■はダイナミ
ックＲＡＭＩＩの入力ＤＩＮに入力する。

ここで、モード１の動作は第８図（ａ）のように、書き
込みと読み出しを周期Ｔでそれぞれ行うが、読み出しは
、読み出し１と読み出し２の２系統ありそれぞれ周期２
Ｔで行っている。

書き込み時において、アドレス切替回路ｌＯは第６図の
ように、タイミング発生回路３から入力する信号が５Ｅ
Ｌ＝″Ｌ″、５ＥＬ２＝“Ｈ″、・ＲＣ３＝”　Ｌ”、
Ｓ　Ｅ　ＬＷＲ＝″Ｌ″なので、カウンタＡ８のａＯ〜
ａ８のデータを音声処理領域のロウ・アドレス・データ
としてダイナミックＲＡＭ１ｌのＡＯ〜Ａ８に出力する
。ダイナミックＲＡＭ１ｌは、ＲＡＳ信号の立ち下がり
エツジ（１）で入力ＡＯ〜Ａ８から入力する音声処理領
域のロウ・アドレス・データを保持する。

同様に、アドレス切替回路１０は、第６図のように、タ
イミング発生回路３から入力する信号が５ＥＬ＝“Ｌ”
、５ＥＬ２＝“Ｈ”、ＲＣ３＝″Ｈ“、５ＥＬＷＲ＝″
Ｌ′なので、カウンタＡ８のａ９〜ａ１２のデータを音
声処理領域のカラム・アドレス・データとしてダイナミ
ックＲＡＭ１１のＡＯ〜Ａ３に出力しＡ４〜Ａ８には′
Ｌ”を出力する。

ダイナミックＲＡＭＩＩは、ＣＡＳ信号の立ち下がりエ
ツジ（５）で入力ＡＯ〜八８から入力する音声処理領域
のカラム・アドレス・データを保持する。

前記ＣＡＳ信号の立ち下がりエツジ（５）の時に、ＷＥ
信号は“Ｌ”　　（９）なので、ダイナミックＲＡＭＩ
Ｉはロウ・アドレス−・データとカラム・アドレス・デ
ータとで指定された音声処理領域のメモリー・セルにＤ
ＩＮより入力した前記データ■を書き込む。

読み出し時において、読み出し１では、アドレス切替回
路１０が、第６図のように、タイミング発生回路３から
入力する信号が５ＥＬ＝“Ｌ”、５ＥＬ２＝“Ｈ″、Ｒ
Ｃ３＝“Ｌ”、Ｓ　Ｅ　ＬＷＲ＝“Ｈ”なので、カウン
タＡ８のａ１〜ａ９のデータを音声処理領域のロウ・ア
ドレス・データとしてダイナミックＲＡＭＩＩのＡＯ〜
Ａ８に出力する。

ダイナミックＲＡＭＩＩは、ＲＡＳ信号の立ち下がりエ
ツジ（２）で入力ＡＯ〜Ａ８から入力する音声処理領域
のロウ・アドレス・データを保持する。

同様に、アドレス切替回路１０は、第６図のように、タ
イミング発生回路３から入力する信号がＳＥＬ冨“Ｈ″
、５ＥＬ２＝　Ｈ”、ＲＣ３＝　“Ｈ″、５ＥＬＷＲ＝
“Ｈ″なので、カウンタＡ８のａｌＯ〜ａ１２のデータ
を音声処理領域のカラム・アドレス・データとしてダイ
ナミックＲＡＭＩＩのＡＯ〜Ａ２に出力し、カウンタＡ
８のａ１３とＣＫａ１３のＥｘ−ＯＲをとったデータを
Ａ３に出力し、Ａ４〜Ａ８には“Ｈ″を出力する。ダイ
ナミックＲＡＭ１ｌは、ＣＡＳ信号の立ち下がりエツジ
（６）で入力ＡＯ〜Ａ８から入力する音声処理領域のカ
ラム・アドレス・データを保持する。

前記ＣＡＳ信号の立ち下がりエツジ（６）の時に、ＷＥ
信号はＨ”　（１０）なので、ダイナミックＲＡＭＩＩ
はロウ・アドレス・データとカラム・アドレス・データ
とで指定された音声処理領域のメモリー・セルに書き込
まれているデータを読み出し、ＤＯＵＴより出力する。

ＤＯＵＴより出力した読みだしデータ■はラッチ回路Ｂ
５の入力夏に入力する。

ラッチ回路Ｂ５は入力Ｉより入力したダイナミックＲＡ
Ｍ１１からの読み出しデータ■を、入力Ｃより入力する
タイミング発生回路３からの信号Ｌ２の立ち上がりエツ
ジ（３１）で保持し、出力Ｏより出力する。出力Ｏより
出力したデータ■はデータ処理回路１２の入力■１に入
力する。

同様に、読み出し２では、ダイナミックＲＡＭ１１が、
ＲＡＳ信号の立ち下がりエツジ（４）とＣＡＳ信号の立
ち下がりエツジ（８）とで保持されたアドレス・データ
で指定された音声処理領域のメモリー・セルに書き込ま
れているデータを読み出し、ＤＯＵＴより出力する。Ｄ
ＯＵＴより出力した読み出しデータ■はラッチ回路Ｃ６
の入力Ｉに入力する。

ラッチ回路Ｃ６は入力Ｉより入力したダイナミックＲＡ
ＭＩＩからの読み出しデータ■を、入力Ｃより入力する
タイミング発生回路３からの信号Ｌ３の立ち上がりエツ
ジ（３２）で保持し、出力０より出力する。出力Ｏより
出力したデータ■はデータ処理回路１２の入力Ｉ２に入
力する。

このようにして、第８図（ａ）のような動作を繰り返し
ている。この時の、書き込みアドレスと読み出しアドレ
ス１と読み出しアドレス２の関係を簡単に示したものが
第８図（ｂ）、（Ｃ）、（ｄ）である。ここで、読み出
しアドレス１と読み出しアドレス２０Ｍ５Ｂが反転して
いるのが特徴である。実際には８にビットの音声処理領
域を使用しているので読み出し系が周期２Ｔで８にビッ
トの音声処理領域を読み出す時間は、約６５．６ｍｓか
かる。それぞれの読み出し系が、約６５．６ｍｓかけて
読み出したデータ列を、１フレームとする。書き込みが
周期Ｔで８にビットの音声処理領域に書き込む時間は、
約３２．８ｍｓかかる。書き込みと読み出しのフレーム
の関係を第８図（ｅ）、（ｆ）、（ｇ）に示す。

データ処理回路１２は、ラッチ回路Ｂ５からのデータ■
を入力１１から入力し、ラッチ回路Ｃ６からのデータ■
を入力Ｉ２から入力し、それぞれのデータ列をフレーム
ごとに、第８図（ｈ）、（ｉ）のような重み関数Ｗｌ　
　（ｔ）　、Ｗ２　（ｔ）を掛は合わせてから加える。

これにより、データ処理回路１２の出力０から、第８図
（ｊ）のような重みづけされたデータ■が出力される。

Ｄ／Ａ変換回路１３は、データ処理回路１２の出力０か
ら出力されたデータ■をアナログ信号列に変換する。

このようにして、２５６にビットのダイナミックＲＡＭ
ＩＩのうち、８にビットの音声処理領域を使用して２倍
速音声の音程変換を行っている。

（２）　　モード２Ａ／Ｄ変換回路１は入力するアナログ信号列を１ビツト
のデジタル・データに変換し出力する。

出力したデジタル・データ■はラッチ回路Ａ４の入力■
に入力する。ラッチ回路Ａ４は、入力Ｉより入力したデ
ジタル・データ■を、入力Ｃより入力するタイミング発
生回路３からの信号Ｌｌの立ち上がりエツジ（ｑ）で保
持し、出力Ｏより出力する。出力したデータ■はセレク
ター７の入力１１に入力する。セレクター７は入力Ｃよ
り入力したＤＳの値“Ｌ”　（ｓ）により、入力１１か
らのデータ■を選択し出力Ｏより出力する。出力したデ
ータ■はダイナミックＲＡＭＩＩの入力ＤＩＮに入力す
る。

以上により、Ａ／Ｄ変換回路１によりアナログ信号列が
デジタル・データ■に変換され、信号Ｌ１の立ち上がり
エツジ（ｑ）により保持され、その値がデータ■として
ダイナミックＲＡＭＩＩに入力される。

次に、ダイナミックＲＡＭＩＩの領域１へのデータの読
み出しと書き込みの動作について説明する。

アドレス切替回路１０は第６図のように、タイミング発
生回路３から入力する３つの信号が５ＥＬ１＝“Ｈ”　
（ｊ）　、５ＥＬ２＝″Ｌ”（ｋ）、ＲＣＳ＝“Ｌ”（
ｍ）の時に、カウンタＡ８のａ２〜ａｌＯのデータを領
域１のロウ・アドレス・データとしてダイナミックＲＡ
ＭＩＩのＡＯ−Ａ８に出力する。ダイナミックＲＡＭＩ
Ｉは、ＲＡＳ信号の立ち下がりエツジ（ｂ）で入力ＡＯ
−Ａ８から人力する領域１のロウ・アドレス・データを
保持する。

同様に、アドレス切替回路１０は、第６図のように、タ
イミング発生回路３から入力する３つの信号がＳＥＬ　
１　＝“Ｈ”　（ｊ）　、５ＥＬ２＝“Ｌ″（ｋ）　、
ＲＣ３＝“Ｈ”（ｎ）の時に、カウンタＡ８のａｌｌ〜
ａ１２のデータを領域１のカラム・アドレス・データと
してダイナミックＲＡＭＩＩのＡＯ−ＡＩに出力しＡ２
〜Ａ８には“Ｌ”を出力する。ダイナミックＲＡＭＩＩ
は、ＣＡＳ信号の立ち下がりエツジ（ｄ）で入力ＡＯ−
Ａ８から入力する領域ｌのカラム・アドレス・データを
保持する。

前記ＣＡＳ信号の立ち下がりエツジ（ｄ）の時に、ＷＥ
倍信号“Ｈ”　（ｆ）なので、ダイナミックＲＡＭＩＩ
はロウ・アドレス・データとカラム・アドレス・データ
とで指定された領域１のメモリー・セルに書き込まれて
いるデータを読み出し、ＤＯＵＴより出力する。ＤＯＵ
Ｔより出力した読み出しデータ■はラッチ回路Ｂ５の入
力Ｉに入力する。

ランチ回路Ｂ５は入力Ｉより入力したダイナミックＲＡ
　Ｍｌｌからの読み出しデータ■を、入力Ｃより入力す
るタイミング発生回路３からの信号Ｌ２の立ち上がりエ
ツジ（ｒ）で保持し、出力Ｏより出力する。

ダイナミックＲＡＭＩＩはＷＥ倍信号立ち下がりエツジ
（ｇ）により、前記指定された領域１のメモリー・セル
に人力ＤＩＮより入力した前記データ■を書き込む。

このようにして、モード１の状態で本実施例の装置は、
カウンタＡ８のａ２〜ａ１２で指定された領域１の２に
ビットのメモリーのあるメモリー・セルに書き込まれて
いたデータを読み出すと同時に新しいデータに書き換え
ていく動作を繰り返している。この動作の繰り返しによ
り、次の（３）式から分るようにデータは約１２３ｍ５
の開領域１のメモリーに一時的に記憶されるようになる
。

６０μｓ　Ｘ２０４Ｂ＃１２３ｍ５　　　　　　　（３
）（３）　　モード３モード２と同様に、Ａ／Ｄ変換回路１は入力するアナロ
グ信号列を１ビツトのデジタル・データに変換し出力す
る。出力したデジタル・データ■はラッチ回路Ａ４の入
力■に入力する。ラッ゛チ回路Ａ４は、入力■より入力
したデジタル・データ■を、入力Ｃより入力するタイミ
ング発生回路３からの信号Ｌｌの立ち上がりエツジ（ｑ
）で保持し、出力Ｏより出力する。出力したデータ■は
セレクター７の入力１１に入力する。セレクター７は入
力Ｃより入力したＤＳの値“Ｌ”　（Ｓ）により、入力
１１からのデータ■を選択し出力Ｏより出力する。出力
したデータ■はダイナミックＲＡＭ１ｌの入力ＤＩＮに
入力する。

以上により、Ａ／Ｄ変換回路１によりアナログ信号列が
デジタル・データ■に変換され、信号Ｌ１の立ち上がり
エツジ（ｑ）により保持され、その値がデータ■として
ダイナミックＲＡ　Ｍｌｌに入力される。

次に、ダイナミックＲＡＭＩＩの領域１と領域２へのデ
ータの読み出しと書き込みの動作について説明する。

アドレス切替回路１０は、第６図のように、タイミング
発生回路３から入力する３つの信号が５ＥＬ１＝“Ｈ”
　（ｊ）　、５ＥＬ２＝’″Ｌ′″　（ｋ）、ＲＣ３＝
”Ｌ”　　（ｍ）の時に、カウンタＡ８のａ２〜ａｌｏ
のデータを領域１のロウ・アドレス・データとしてダイ
ナミックＲＡＭＩＩのＡＯ−Ａ８に出力する。ダイナミ
ックＲＡＭＩＩは、ＲＡＳ信号の立ち下がりエツジ（ｂ
）で入力ＡＯ−Ａ８から入力する領域１のロウ・アドレ
ス・データを保持する。

同様に、アドレス切替回路１０は、第６図のように、タ
イミング発生回路３から入力する３つの信号が５ＥＬ１
＝”Ｈ”　　（ｊ）　、５ＥＬ２＝″Ｌ″（ｋ）　、Ｒ
Ｃ３＝“Ｈ”（ｎ）の時に、カウンタＡ８のａｌｌ〜ａ
１２のデータを領域１のカラム・アドレス・データとし
てダイナミックＲＡＭＩＩのＡＯ−ＡＩに出力し、Ａ２
〜Ａ８には“Ｌ”を出力する。ダイナミックＲＡ　Ｍｌ
ｌは、ＣＡＳ信号の立ち下がりエツジ（ｄ）で入力ＡＯ
−Ａ８から入力する領域ｌのカラム・アドレス・データ
を保持する。

前記ＣＡＳ信号の立ち下がりエツジ（ｄ）の時に、ＷＥ
倍信号“Ｈ”　（ｆ）なので、ダイナミックＲＡＭＩＩ
はロウ・アドレス・データとカラム・アドレス・データ
とで指定された領域１のメモリー・セルに書き込まれて
いるデータを読みだし、ＤＯＵＴより出力する。ＤＯＵ
Ｔより出力した読み出しデータ■はラッチ回路Ｂ５の入
力■に入力する。

ラッチ回路Ｂ５は入力Ｉより入力したダイナミックＲＡ
ＭＩＩからの読み出しデータ■を、入力Ｃより入力する
タイミング発生回路３からの信号Ｌ２の立ち上がりエツ
ジ（ｒ）で保持し、出力０より出力する。出力したデー
タ■は、セレクター７の入力Ｉ２に入力する。

ダイナミックＲＡＭＩＩはＷＥ倍信号立ち下がりエツジ
（ｇ）により、前記指定された領域ｌのメモリー・セル
に入力ＤＩＮより入力した前記データ■を書き込む。

セレクター７は入力Ｃより入力したＤＳの値“Ｈ”　（
１）により、人力Ｉ２がらのデータ■を選択し出力０よ
り出力する。セレクター７の出力０から出力されたデー
タ■′はダイナミックＲＡＭ１ｌの人力ＤＩＮに人力す
る。

次に、アドレス切替回路１ｏは第６図のように、タイミ
ング発生回路３から入力する３つの信号がＳＥＬ　１　
＝“Ｈ”　（ｊ）　、５ＥＬ２＝“Ｈ”　　（１）、Ｒ
Ｃ３＝“Ｌ″　（ｏ）の時に、カウンタＢ９のｂＯ〜ｂ
８のデータを領域２のロウ・アドレス・データとしてダ
イナミックＲＡＭＩＩのＡＯ〜Ａ８に出力する。ダイナ
ミックＲＡＭＩＩは、ＲＡＳ信号の立ち下がりエツジ（
Ｃ）で入力ＡＯ−Ａ８から入力する領域２のロウ・アド
レス・データを保持する。

同様に、アドレス切替回路１０は、第６図のように、タ
イミング発生回路３から入力する３つの信号がＳＥＬ　
１　＝“Ｈ”　（ｊ）　、５ＥＬ２＝″Ｈ″（１）　、
ＲＣ３＝“Ｈ”　（ｐ）の時に、カウンタＢ　９（７）
ｂ　９〜ｂ１７のデータを領域２のカラム・アドレス・
データとしてダイナミックＲＡＭＩＩのＡＯ〜Ａ８に出
力する。ダイナミックＲＡＭＩＩは、ＣＡＳ信号の立づ
下がりエツジ（ｅ）で入力ＡＯ〜Ａ８から入力する領域
２のカラム・アドレス・データを保持する。

前記ＣＡＳ信号の立ち下がりエツジ（ｅ）の時に、ＷＥ
倍信号“Ｌ”　（ｈ）なので、ダイナミックＲＡＭＩＩ
はロウ・アドレス・データとカラム・アドレス・データ
とで指定された領域２のメモリー・セルに入力ＤＩＮよ
り入力した前記データ■′を書き込む。

カウンタＢ９はカウント・アップ・クロックＣＬＫ２の
立ち上がりエツジ（Ｗ）で６０μｓに１回のカウント・
アップ動作を行う。カウンタＢ９のｂｏ−ｂ１７がすべ
て“Ｈ”になった時に、カウンタＢ９はＥＯＳを出し、
モード２に戻る。

このようにして、モード３の状態で本実施例の装置は、
カウンタＡ８のａ２〜ａ１２で指定された領域１の２に
ビットのメモリーのあるメモリー・セルに書き込まれて
いた約１２３ｍ５前のデータを読み出すと同時に新しい
データに書き換えていく動作と、前記読み出した約１２
３ｎ＋ｓ前のデータをカウンタＢ９のｂＯ〜ｂ１７で指
定された領域２のメモリーのあるメモリー・セルに書き
込む動作を行っている。

これらの動作の繰り返しにより、領域２のメモリーへ約
１２３ｍ５の遅延をかけてデータを書き込むことができ
る。

（４）　　モード４モード２と同様に、Ａ／Ｄ変換回路１は入力するアナロ
グ信号列を１ビツトのデジタル・データに変換し出力す
る。出力したデジタル・データ■はラッチ回路Ａ４の入
力Ｉに入力する。ランチ回路Ａ４は、入力Ｉより入力し
たデジタル・データ■を、入力Ｃより入力するタイミン
グ発生回路３からの信号Ｌ１の立ち上がりエツジ（ｑ）
で保持し、出力０より出力する。出力したデータ■はセ
レクター７の入力１１に入力する。セレクター７は入力
Ｃより入力したＤＳの値“Ｌ”　　（ｓ）により、入力
１１からのデータ■を選択し出力０より出力する。出力
したデータ■はダイナミックＲＡＭ１ｌの入力ＤＩＮに
入力する。

以上により、Ａ／Ｄ変換回路１によりアナログ信号列が
デジタル・データ■に変換され、信号Ｌｌの立ち上がり
エツジ（ｑ）により保持され、その値がデータ■として
ダイナミックＲＡＭＩＩに人力される。

次に、ダイナミックＲＡ　Ｍｌｌの領域１と領域２への
データの読み出しと書き込みの動作について説明する。

アドレス切替回路１０は、第６図のように、タイミング
発生回路３から入力する３つの信号がＳＦ。

Ｌｌ＝１Ｈ″　（ｊ）　、５ＥＬ２＝“Ｌ″　（ｋ）、
ＲＣ３＝“Ｌ″　（ｍ）の時に、カウンタＡ８のａ２〜
ａｌＯのデータを領域１のロウ・アドレス・データとし
てダイナミックＲＡＭＩＩのＡＯ〜Ａ８に出力する。ダ
イナミックＲＡＭＩＩは、ＲＡＳ信号の立ち下がりエツ
ジ（ｂ）で入力ＡＯ〜Ａ８から入力する領域１のロウ・
アドレス・データを保持する。

同様に、アドレス切替回路１０は、第６図のように、タ
イミング発生回路３から入力する３つの信号がＳＥＬ　
１　＝“Ｈ”　（ｊ）　、５ＥＬ２＝″Ｌ”（ｋ）　、
ＲＣ３＝“Ｈ”（ｎ）の時に、カウンタＡ８のａｌｌ〜
ａ１２のデータを領域１のカラム・アドレス・データと
してダイナミックＲＡＭＩＩのＡ０〜Ａ１に出力し、Ａ
２〜Ａ８には“Ｌ″を出力する。ダイナミックＲＡＭＩ
Ｉは、ＣＡＳ信号の立ち下がりエツジ（ｄ）で入力ＡＯ
〜Ａ８から入力する領域１のカラム・アドレス・データ
を保持する。

前記ＣＡＳ信号の立ち下がりエツジ（ｄ）の時に、ＷＥ
倍信号“Ｈ”　（ｆ）なので、ダイナミックＲＡＭＩＩ
はロウ・アドレス・データとカラム・アドレス・データ
とで指定された領域１のメモリー・セルに書き込まれて
いるデータを読みだし、ＤＯＵＴより出力する。ＤＯＵ
Ｔより出力した読み出しデータ■はラッチ回路Ｂ５の入
力Ｉに入力する。

ラッチ回路Ｂ５は入力Ｉより入力したダイナミックＲＡ
ＭＩＩからの読み出しデータ■を、入力Ｃより入力する
タイミング発生回路３からの信号Ｌ２の立ち上がりエツ
ジ（ｒ）で保持し、出力０より出力する。

ダイナミックＲＡＭＩＩはＷＥ倍信号立ち下がりエツジ
（ｇ）により、前記指定された領域１のメモリ−・セル
に入力ＤＩＮより入力した前記データ■を書き込む。

次に、アドレス切替回路１０は第６図のように、タイミ
ング発生回路３から入力する３つの信号がＳＥＬ　１　
＝“Ｈ″　（ｊ）　、５ＥＬ２＝“Ｈ”　（１）、ＲＣ
３＝　’　Ｌ″　（０）の時に、カウンタＢ９のｂＯ〜
ｂ８のデータを領域２のロウ・アドレス・データとして
ダイナミックＲＡＭＩＩのＡＯ〜Ａ８に出力する。ダイ
ナミックＲＡＭＩＩは、ＲＡＳ信号の立ち下がりエツジ
（ｃ）で入力ＡＯ〜Ａ８から入力する領域２のロウ・ア
ドレス・データを保持する。

同様に、アドレス切替回路１０は、第６図のように、タ
イミング発生回路３から入力する３つの信号が５ＲＬＬ
＝”Ｈ″　（ｊ）　、５ＥＬ２＝“Ｈ”（１）　、ＲＣ
３＝″Ｈ″　（ｐ＞の時に、カウンタＢ９のｂ９〜ｂ１
７のデータを領域２のカラム・アドレス・データとして
ダイナミックＲＡＭＩＩのＡＯ〜Ａ８に出力する。ダイ
ナミックＲＡＭＩＩは、ＣＡＳ信号の立ち下がりエツジ
（ｅ）で入力Ａ０〜Ａ８から人力する領域２０カラム・
アドレス・データを保持する。

前記ＣＡＳ信号の立ち下がりエツジ（６）の時に、ＷＥ
倍信号’Ｈ”　　（ｆ）なので、ダイナミックＲＡ　Ｍ
ｌｌはロウ・アドレス・データとカラム・アドレス・デ
ータとで指定された領域２のメモリー・セルに書き込ま
れていたデータを読み出し、ＤＯＵＴより出力する。Ｄ
ＯＵＴより出力した読み出しデータ■はラッチ回路Ｃ６
の入力Ｉに入力する。

ラッチ回路Ｃ６は入力Ｉより入力したダイナミックＲＡ
ＭＩＩからの読み出しデータ■を入力Ｃより入力するタ
イミング発生回路３からの信号Ｌ３の立ち上がりエツジ
（ｕ）で保持し、出力０より出力する。出力したデータ
■はデータ処理回路１２の入力１２に入力する。データ
処理回路１２は入力Ｉ２より入力したデータ■を出力０
からそのまま出力する。出力したデータはＤ／Ａ変換回
路１３に入力する。Ｄ／Ａ変換回路１３は入力した１ビ
ツトのデジタル・データを二重積分回路によりアナログ
信号に変換して出力する。

カウンタＢ９はカウント・アップ・クロックＣＬＫ２の
立ち上がりエツジ（Ｗ）で６０μｓに１回のカウント・
アンプ動作を行う。カウンタＢ９のｂＱ〜ｂ１７がすべ
て“Ｈ”になった時に、カウンタＢ９はＥＯＳを出し、
モード２に戻る。

このようにして、モード４の状態で本実施例の装置は、
カウンタＡ８のａ２〜ａ１２で指定された領域１の２に
ビットのメモリーのあるメモリー・セルに書き込まれて
いた約１２３ｍ５前のデータを読み出すと同時に新しい
データに書き換えていく動作と、カウンタＢ９のｂＯ〜
ｂ１７で指定された領域２のメモリーに書き込まれてい
るデータを順次読み出す動作を行っている。これらの動
作により、領域ｌのメモリーの書き換えと領域２のメモ
リーに書き込まれていたデータの読み出しを同時に行う
ことができる。

以上のように、本実施例によれば、２倍速音声の音程変
換機能とメツセージの無音部データ削除機能を行うため
、１４段のカウンタＡ８と１８段のカウンタＢ９を設け
ることにより、２５６にビットのダイナミックＲＡＭＩ
Ｉを、２倍速音声の音程変換の為の音声処理領域（８に
ビット）と、無音部データを削除する為の領域１　（２
にビット）と、有音部データを書き込み、無音部データ
の無い音声信号を再生する為の領域２（２４８にビット
）とに分けでっかうことができ、しかも、領域１は音声
処理領域に含まれているので、１つのメモリーを３つの
メモリーがあるように有効に使うことができる。また、
記憶容量が８にビット減るが、約５０゜ｎ’ｓだけなの
で、記憶時間にはほとんど差が無く、語頭切の無い録音
をすることができるという機能を有する。

発明の効果本発明は上記実施例より明らかなように、簡単で安価な
回路構成で２倍速再生音の音程変換機能とメツセージの
メモリーへの録音・再生機能が実現できる。しかも、１
つのメモリーを使用するだけで実現できるという利点を
有する。更に単純なレベル判定回路を設けるだけで倍速
音声の音程変換処理領域を兼用して、メツセージの無音
部を削除した録音と再生ができるという利点も有するの
で、限られた記憶容量しか持たない留守番電話装置では
効果的である。そして、倍速音声の音程変換ができるた
め、用件メツセージの録音されたテープ・レコーダーを
再生して聞く時間が今までの半分で済み、特に、遠隔操
作により電話回線を通して用件メツセージを聞く場合に
通話時間が短くなるので料金が安くなるという効果を有
する。

【図面の簡単な説明】

第１図は本発明の留守番電話装置における一実施例の概
略ブロック図、第２図は同実施例のより詳細なブロック
図、第３図は同実施例を構成するレベル判定回路の電気
内結線図、第４図は無音部、有音部系を図解した説明図
、第５図（Ａ）〜（Ｄ）はそれぞれ各部の波形図、第６
図はそれぞれの状態でのアドレスの概観とデータを示す
図、第７図は各モードの状態を示す図、第８図は書込み
、読出し動作を示すタイミングチャート図である。１・・・・・・Ａ／Ｄ変換回路、２・・・・・・レベル
判定回路、３・・・・・・タイミング発生回路、４．５
．６、・・・・・・ランチ回路、７・・・・・・セレク
ター、８．９・・・・・・カウンタ、１０・・・・・・
アドレス切替回路、１１・・・・・・ダイナミックＲＡ
Ｍ、１２・・・・・・データ処理回路、１３・・・・・
・Ｄ／Ａ変換回路。代理人の氏名　弁理士　中尾敏男　はか１名Ｕコ０口憾　　　　　　　　　　　　− 唖へ −〜　　　　　　　　　　　　　　　　　　　　　　　
、　　〜リ　　リ　　１．Ｉ　　、　　−Ｑ　　−、Ｊ
　　リ　　曽　　×　　ｙＯ）り＜ｗＬＩＪ区　　　　　ｔｋ：Ｑ　　　≧　　ψ　り　　伽　　−
ＪＱＪ−”（ＪＣＪ

Claims

【特許請求の範囲】

（１）外部から供給されたアナログ信号列をデジタルな
データに変換するＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回
路を用いて変換されたデジタル・データを倍速音声の音
程変換の為に書き込む第一の記憶手段と、前記Ａ／Ｄ変
換回路を用いて変換されたデジタル・データをアナログ
信号列の再生を行うために書き込む第二の記憶手段と、
倍速音声の音程変換を行う時には第一の記憶手段を、ア
ナログ信号列の録音、再生を行う時には第二の記憶手段
をそれぞれ制御し書き込みと読み出しの制御を行う記憶
手段制御回路とアナログ信号列の再生を行う時にはデジ
タル・データをそのまま出力し、倍速音声の音程変換を
行う時には入力するデジタル・データを倍速処理するデ
ータ処理手段と、前記データ処理手段からのデジタル・
データをアナログ信号列に変換するＤ／Ａ変換回路とを
具備することを特徴とする留守番電話装置。
（２）外部から供給された無音部データと無音声部デー
タと有声音部データとによって構成されたアナログ信号
列のうち、無声音部データと有声音部データのいずれか
を検出するレベル判定回路を有し、前記レベル判定回路
によって有音部データを判別するまで、無音部データと
無声音部データとをＡ／Ｄ変換回路を用いてそれぞれ変
換されたデジタル・データを第一の記憶手段に書き込み
、前記レベル判定回路によって有音部データを判別した
とき、前記第一の記憶手段に書き込まれた無音部データ
と無声音部データとを第二の記憶手段に書き込ませる機
能を加えた記憶手段制御回路を具備することを特徴とす
る特許請求の範囲第（１）項記載の留守番電話装置。