JPH0834504B2

JPH0834504B2 - 留守番電話装置

Info

Publication number: JPH0834504B2
Application number: JP63076799A
Authority: JP
Inventors: 篤志野村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-03-30
Filing date: 1988-03-30
Publication date: 1996-03-29
Anticipated expiration: 2011-03-29
Also published as: JPH01248857A

Description

【発明の詳細な説明】産業上の利用分野本発明はテープ・レコーダーを有し、発呼者からの用
件メッセージをテープ・レコーダーに録音する留守番電
話装置に関する。

従来の技術従来、この種の留守番電話装置は、用件メッセージが
録音されたテープ・レコーダーを録音時と同じ速度で再
生するものである。しかしながら、この様な留守番電話
装置では、用件メッセージの聞き取りに時間がかかり、
特に、遠隔制御により持ち主が電話回線を介して前記テ
ープ・レコーダーに録音されている用件メッセージを聞
き取る場合に、時間がかかるのと同時に、高額の通話料
金を必要とする。

そのため、再生時においてテープ・レコーダーを高速
で再生しようとするものがあるが、単に、高速で再生し
ただけでは音声周波数が上がってしまい聞き取りにくく
なってしまう。そこで、近年は高速で再生し周波数の上
がった音声信号を元の周波数に戻す音程変換機能を持つ
ものもある。

発明が解決しようとする課題しかしながら、上記のような留守番電話装置は、被呼
者の応答メッセージを記憶するメモリーやテープ・レコ
ーダーなどの応答用記憶手段と、発呼者の用件メッセー
ジを記憶するテープ・レコーダーなどの用件記憶手段
と、さらに音程変換手段とをそれぞれ独立に必要とし、
装置全体の回路規模が複雑で多大になるため、コスト・
アップにならざるを得なかった。

本発明は、上記課題に鑑み、被呼者の応答メッセージ
をメモリーに記憶し、発呼者の用件メッセージをテープ
・レコーダーに録音する留守番電話装置において、応答
メッセージを録音・再生する時に必要な応答メッセージ
をメモリーに書き込むためのアナログ・デジタル変換動
作、前記データのメモリーへの書き込み、読み出し、制
御動作、応答メッセージ再生時にメモリーからのデジタ
ル・データをアナログ信号列に変換するデジタル・アナ
ログ変換動作と、倍速音声の音程変換処理を行う時に、
必要な倍速音声をデジタル・データに変換するアナログ
・デジタル変換動作、前記デジタル・データのメモリー
への書き込み、読み出しを行う制御動作、音程変換処理
後のデジタル・データをアナログ信号列に変換するデジ
タル・アナログ変換動作のうち、それぞれの動作時にお
けるアナログ・デジタル変換動作、メモリー制御動作、
デジタル・アナログ変換動作をそれぞれ共通の回路で行
い、簡単で安価な構成で、用件メッセージを録音したテ
ープ・レコーダーを倍速で再生し、音程の上がった音声
を通常の音程に変換する音程変換付きの留守番電話装置
を提供するものである。

課題を解決するための手段本発明は上記目的を達成するために、アナログ信号列
をデジタル・データに変換するA/D変換回路と、倍速再
生された音声を音程変換するために書き込む第一の記憶
手段と、被呼者の応答メッセージを前記A/D変換回路を
用いて変換したデジタル・データを書き込む第二の記憶
手段と、第一の記憶手段と第二の記憶手段とをそれぞれ
制御し書き込みと読みだしの制御を行う記憶手段制御回
路と、倍速音声の音程変換のためにデータを処理するデ
ータ処理手段と、前記データ処理手段からのデジタル・
データをアナログ信号列に変換するD/A変換回路から構
成するようにしたものである。

作用この構成により、音程変換される前の倍速音声と録音
する応答メッセージは共通のA/D変換回路によりデジタ
ル・データに変換される。変換されたデジタル・データ
は共通の記憶手段制御回路によりメモリーに書き込み、
又はメモリーから読みだされる。データ処理手段は、メ
モリーからデジタルのデータを倍速音声の音程変換時に
はデータ処理を行い、応答メッセージ再生時にはそのま
まデータを出力する。D/A変換回路は、データ処理手段
からのデジタル・データをアナログ信号列に変換する。

このようにして、応答メッセージのメモリーへの録音
と、２倍速音声の音程変換とを、簡単で安価な回路構成
で行うことがてきるようになる。

実施例第１図、第２図は、本発明の一実施例の概略構成図で
ある。第１図、第２図に於いて、１はA/D変換回路であ
り、本実施例では、ADM（Adaptive Delta Modulation）
方式により、入力するアナログ信号列を１ビットのデジ
タル・データに変換するものとする。２はレベル判定回
路で、本実施例では第３図のように構成されている。入
力されたアナログ信号列は、カップリング・コンデンサ
ーC1を通ってから、抵抗R1とダイオードD1の内部抵抗ｒ
によってコンデンサーC2に充電される。充電された電荷
は無音部で抵抗R2を通して放電する。この様に、コンデ
ンサーC2の電圧は入力する音声レベルに応じて変動す
る。この変動するコンデンサーC2の電圧をある特定のし
きい値と比較し、コンデンサーC2の電圧がある特定のし
きい値より大きければ、“H"を出力する構成である。こ
こで、ある特定のしきい値とは、第４図のようなアナロ
グ信号列の有声音部データでは必ず“H"を出力するよう
に調整された可変抵抗VRの値である。３は源発振を分周
し、入力するレベル判定回路２の出力YKと、図示しない
制御装置からの制御信号STARTと、W/Rと、BAIとによっ
て、第５図に示す各種のタイミング信号を発生するタイ
ミング発生回路である。ここで、制御信号STARTとW/Rと
BAIは本実施例のシステム全体の制御をするものであ
り、以下の通りである。

START:“H"−システムの起動をかける。

“L"−システムを待機状態にする。

W/R ：“H"−書き込みを指示する。

“L"−読み出しを指示する。

BAI ：“H"−倍速音声音程変換を指示する。

“L"−録音・再生を指示する。

４は入力する１ビットのデジタル・データを信号L1で
取り込み、確定した１ビットのデジタル・データを出力
するラッチ回路Ａである。５は入力する１ビットのデジ
タル・データを信号L2で取り込み、確定した１ビットの
デジタル・データを出力するラッチ回路Ｂである。６は
入力する１ビットのデジタル・データを信号L31とL32と
で取り込み、L31で確定した１ビットのデジタル・デー
タを出力O1から、L32で確定した１ビットのデジタル・
データを出力O2からそれぞれ出力するラッチ回路Ｃであ
る。７は入力する２つのデータを信号DSで切り替えて出
力するセレクターである。８は入力するカウント・アッ
プ・クロックCLK1で常にカウント・アップ動作を行い、
アドレス・データa0〜a13をそれぞれ出力する14段カウ
ンタで構成するカウンタＡである。９は入力するカウン
ト・アップ・クロックCLK2でカウント・アップ動作を行
い、アドレス・データb0〜b17をそれぞれ出力する18段
カウンタで構成するカウンタＢである。本実施例では、
b13がセットされた初期値“2000H"から始まり、b0〜b17
が全て“H"になる“3FFFFH"になったとき、タイミング
発生回路３に終了信号EOSを出力する。10は入力する５
種類のアドレス信号をSEL1と、SEL2と、RCSと、SELWRと
で切り替えて出力するアドレス切替回路である。第６図
は信号SEL1、SEL2、RCS、SELWRと５種類のアドレスの関
係を示したものである。11はタイミング発生回路３の信
号で制御されるメモリーで、本実施例では、256kビット
×１ビット構成のダイナミックRAMを用いる。前記ダイ
ナミックRAM11は、4ms内で０〜255のアドレスをそれぞ
れRAS（Row-Address-Strobe）信号の立ち下げのタイミ
ングで指定することによってリフレッシュするRASオン
リー・リフレッシュ方式を採用している。12はデータ処
理回路、13は入力する１ビットのデジタル・データを二
重積分器によりアナログ信号列に変換するD/A変換回路
である。

次に、上記実施例の動作について説明する。

上記実施例において、無音部データと無声音部データ
と有音部データで構成された第４図のようなアナログ信
号列は、A/D変換回路１（ADM方式）により１ビットのデ
ジタル・データに変換される。同時に、前記アナログ信
号列はレベル判定回路２に供給される。レベル判定回路
２は第４図のようなアナログ信号列の無声音部データの
途中（Ｂ）もしくは有声音部データ（Ｃ）を検出し出力
YK“H"を出力する。

ここで、タイミング発生回路３の出力信号は、前記レ
ベル判定回路２の出力YKと、図示しない制御回路からの
制御信号STARTとW/RとBAIとにより、第７図のように４
つのモード状態に分かれる。

前記４つの状態に共通な動作として、メモリーの記憶
保持の為にリフレッシュ動作を行っている。256kビット
のダイナミックRAM11がリフレッシュ動作を行うために
は4ms内に０〜255のアドレスを発生しなくてはならな
い。第５図（Ｂ）、第５図（Ｃ）、第５図（Ｄ）のよう
にタイミング発生回路３はカウント・アップ・クロック
CLK1を出力し、カウンタA8に入力する。カウンタA8はカ
ウント・アップ・クロックCLK1の立ち上がり（ｖ）で、
60μｓ間に４回のカウント・アップ動作を行う。後述す
る（１）式より、カウンタA8は3.84msで０〜255のリフ
レッシュ・アドレスのロウ・アドレス・データをa0〜a7
からそれぞれ出力する。ロウ・アドレス・データa0〜a7
はアドレス切替回路10に入力される。アドレス切替回路
10は第６図からわかるように入力する３つの信号SEL1と
SEL2とRCSの値がSEL1＝“L"（ｉ）、SEL2＝“L"
（ｋ）、RCS＝“L"（ｍ）になるので、入力するカウン
タA8からのリフレッシュ・アドレスのロウ・アドレス・
データa0〜a7をダイナミックRAM11のA0〜A7に出力し、A
8には“L"を出力する。ダイナミックRAM11はA0〜A8より
入力する０〜255のそれぞれのリフレッシュ・アドレス
・データに対し、タイミング発生回路３からのRAS信号
の立ち下げ（ａ）に同期して60μｓ間に４回のリフレッ
シュ動作を行う。

60μｓ×256÷４≒3.84ms （１）第５図（Ａ）においては、４μｓ間に１回カウント・
アップ・クロックCLK1を立ち上げ、RAS信号を立ち下げ
ているので、次の（２）式から1.024msでリフレッシュ
動作を行っていることがわかる。

４μｓ×256＝1.024ms （２）第７図の４つの状態についてそれぞれ動作を説明す
る。

（１）モード１タイミング発生回路３からの出力は、第５図（Ａ）の
ようになる。それぞれの、動作時でのアドレス・データ
は第６図から分かる。

A/D変換回路１は入力する２倍速音声を１ビットのデ
ジタル・データに変換し出力する。出力したデジタル・
データはラッチ回路A4の入力Ｉに入力する。ラッチ回
路Ａは、入力Ｉより入力したデジタル・データを、入
力Ｃより入力するタイミング発生回路３からの信号L1の
立ち上がりエッジ（29）で保持し、出力Ｏより出力す
る。出力したデータはセレクター７の入力I1に入力す
る。入力Ｃより入力するDSの値はモード１では常に“L"
なので、セレクター７は入力I1からのデータを選択し
出力Ｏより出力する。出力したデータはダイナミック
RAM11の入力DINに入力する。

ここで、モード１の動作は第８図（ａ）のように、書
き込みと読み出しを周期Ｔでそれぞれ行うが、読み出し
は、読み出し１と読み出し２の２系統ありそれぞれ周期
2Tで行っている。

書き込み時において、アドレス切替回路10は第６図の
ように、タイミング発生回路３から入力する信号がSEL
＝“L"、SEL2＝“H"、RCS＝“L"、SELWR＝“L"なので、
カウンタA8のa0〜a8のデータを音声処理領域のロウ・ア
ドレス・データとしてダイナミックRAM11のA0〜A8に出
力する。ダイナミックRAM11は、RAS信号の立ち下がりエ
ッジ（１）で入力A0〜A8から入力する音声処理領域のロ
ウ・アドレス・データを保持する。

同様に、アドレス切替回路10は、第６図のように、タ
イミング発生回路３から入力する信号がSEL＝“L"、SEL
2＝“H"、RCS＝“H"、SELWR＝“L"なので、カウンタA8
のa9〜a12のデータを音声処理領域のカラム・アドレス
・データとしてダイナミックRAM11のA0〜A3に出力しA4
〜A8には“L"を出力する。ダイナミックRAM11は、CAS信
号の立ち下がりエッジ（５）で入力A0〜A8から入力する
音声処理領域のカラム・アドレス・データを保持する。

前記CAS信号の立ち下がりエッジ（５）の時に、WE信
号は“L"（９）なので、ダイナミックRAM11はロウ・ア
ドレス・データとカラム・アドレス・データとで指定さ
れた音声処理領域のメモリー・セルにDINより入力した
前記データを書き込む。

読み出し時において、読み出し１では、アドレス切替
回路10が、第６図のように、タイミング発生回路３から
入力する信号がSEL＝“L"、SEL2＝“H"、RCS＝“L"、SE
LWR＝“H"なので、カウンタA8のa1〜a9のデータを音声
処理領域のロウ・アドレス・データとしてダイナミック
RAM11のA0〜A8に出力する。ダイナミックRAM11は、RAS
信号の立ち下がりエッジ（２）で入力A0〜A8から入力す
る音声処理領域のロウ・アドレス・データを保持する。

同様に、アドレス切替回路10は、第６図のように、タ
イミング発生回路３から入力する信号がSEL＝“L"、SEL
2＝“H"、RCS＝“H"、SELWR＝“H"なので、カウンタA8
のa10〜a12のデータを音声処理領域のカラム・アドレス
・データとしてダイナミックRAM11のA0〜A2に出力し、
カウンタA8のa13とCKa13のEx−ORをとったデータをA3に
出力し、A4〜A8には“L"を出力する。ダイナミックRAM1
1は、CAS信号の立ち下がりエッジ（６）で入力A0〜A8か
ら入力する音声処理領域のカラム・アドレス・データを
保持する。

前記CAS信号の立ち下がりエッジ（６）の時に、WE信
号は“H"（10）なので、ダイナミックRAM11はロウ・ア
ドレス・データとカラム・アドレス・データとで指定さ
れた音声処理領域のメモリー・セルに書き込まれている
データを読み出し、DOUTより出力する。DOUTより出力し
た読みだしデータはラッチ回路B5の入力Ｉに入力す
る。

ラッチ回路B5は入力Ｉより入力したダイナミックRAM1
1からの読み出しデータを、入力Ｃより入力するタイ
ミング発生回路３からの信号L2の立ち上がりエッジ（3
1）で保持し、出力Ｏより出力する。出力Ｏより出力し
たデータはデータ処理回路12の入力I1に入力する。

同様に、読み出し２では、ダイナミックRAM11が、RAS
信号の立ち下がりエッジ（４）とCAS信号の立ち下がり
エッジ（８）とで保持されたアドレス・データで指定さ
れた音声処理領域のメモリー・セルに書き込まれている
データを読み出し、DOUTより出力する。DOUTより出力し
た読み出しデータはラッチ回路C6の入力Ｉに入力す
る。

ラッチ回路C6は入力Ｉより入力したダイナミックRAM1
1からの読み出しデータを、入力Ｃより入力するタイ
ミング発生回路３からの信号L3の立ち上がりエッジ（3
2）で保持し、出力Ｏより出力する。出力Ｏより出力し
たデータはデータ処理回路12の入力I2に入力する。

このようにして、第８図（ａ）のような動作を繰り返
している。この時の、書き込みアドレスと読み出しアド
レス１と読み出しアドレス２の関係を簡単に示したもの
が第８図（ｂ）、（ｃ）、（ｄ）である。ここで、読み
出しアドレス１と読み出しアドレス２のMSBが反転して
いるのが特徴である。実際には8kビットの音声処理領域
を使用しているので読み出し系が周期2Tで8kビットの音
声処理領域を読み出す時間は、約65.6msかかる。それぞ
れの読み出し系が、約65.6msかけて読み出したデータ列
を、１フレームとする。書き込みが周期Ｔで8kビットの
音声処理領域に書き込む時間は、約32.8msかかる。書き
込みと読み出しのフレームの関係を第８図（ｅ）、
（ｆ）、（ｇ）に示す。

データ処理回路12は、ラッチ回路B5からのデータを
入力I1から入力し、ラッチ回路C6からのデータを入力
I2から入力し、それぞれのデータ列をフレームごとに、
第８図（ｈ）、（ｉ）のような重み関数W1（ｔ）、W2
（ｔ）を掛け合わせてから加える。これにより、データ
処理回路12の出力Ｏから、第８図（ｊ）のような重みづ
けされたデータが出力される。D/A変換回路13は、デ
ータ処理回路12の出力Ｏから出力されたデータをアナ
ログ信号列に変換する。

このようにして、256kビットのダイナミックRAM11の
うち、8kビットの音声処理領域を使用して２倍速音声の
音程変換を行っている。

（２）モード２ A/D変換回路１は入力するアナログ信号列を１ビット
のデジタル・データに変換し出力する。出力したデジタ
ル・データはラッチ回路A4の入力Ｉに入力する。ラッ
チ回路A4は、入力Ｉより入力したデジタル・データ
を、入力Ｃより入力するタイミング発生回路３からの信
号L1の立ち上がりエッジ（ｑ）で保持し、出力Ｏより出
力する。出力したデータはセレクター７の入力I1に入
力する。セレクター７は入力Ｃより入力したDSの値“L"
（ｓ）により、入力I1からのデータを選択し出力Ｏよ
り出力する。出力したデータはダイナミックRAM11の
入力DINに入力する。

以上により、A/D変換回路１によりアナログ信号列が
デジタル・データに変換され、信号L1の立ち上がりエ
ッジ（ｑ）により保持され、その値がデータとしてダ
イナミックRAM11に入力される。

次に、ダイナミックRAM11の領域１へのデータの読み
出しと書き込みの動作について説明する。

アドレス切替回路10は第６図のように、タイミング発
生回路３から入力する３つの信号がSEL1＝“H"（ｊ）、
SEL2＝“L"（ｋ）、RCS＝“L"（ｍ）の時に、カウンタA
8のa2〜a10のデータを領域１のロウ・アドレス・データ
としてダイナミックRAM11のA0〜A8に出力する。ダイナ
ミックRAM11は、RAS信号の立ち下がりエッジ（ｂ）で入
力A0〜A8から入力する領域１のロウ・アドレス・データ
を保持する。

同様に、アドレス切替回路10は、第６図のように、タ
イミング発生回路３から入力する３つの信号がSEL1＝
“H"（ｊ）、SEL2＝“L"（ｋ）、RCS＝“H"（ｍ）の時
に、カウンタA8のa11〜a12のデータを領域１のカラム・
アドレス・データとしてダイナミックRAM11のA0〜A1に
出力しA2〜A8には“L"を出力する。ダイナミックRAM11
は、CAS信号の立ち下がりエッジ（ｄ）で入力A0〜A8か
ら入力する領域１のカラム・アドレス・データを保持す
る。

前記CAS信号の立ち下がりエッジ（ｄ）の時に、WE信
号は“H"（ｆ）なので、ダイナミックRAM11はロウ・ア
ドレス・データとカラム・アドレス・データとで指定さ
れた領域１のメモリー・セルに書き込まれているデータ
を読み出し、DOUTより出力する。DOUTより出力した読み
出しデータはラッチ回路B5の入力Ｉに入力する。

ラッチ回路B5は入力Ｉより入力したダイナミックRAM1
1からの読み出しデータを、入力Ｃより入力するタイ
ミング発生回路３からの信号L2の立ち上がりエッジ
（ｒ）で保持し、出力Ｏより出力する。

ダイナミックRAM11はWE信号の立ち下がりエッジ
（ｇ）により、前記指定された領域１のメモリー・セル
に入力DINより入力した前記データを書き込む。

このようにして、モード１の状態で本実施例の装置
は、カウンタA8のa2〜a12で指定された領域１の2kビッ
トのメモリーのあるメモリー・セルに書き込まれていた
データを読み出すと同時に新しいデータに書き換えてい
く動作を繰り返している。この動作の繰り返しにより、
次の（３）式から分るようにデータは約123msの間領域
１のメモリーに一時的に記憶されるようになる。

60μｓ×2048≒123ms （３）（３）モード３モード２の状態からレベル判定回路２の出力YKが“L"
から“H"に変化するとモード３に移る。モード２と同様
に、A/D変換回路１は入力するアナログ信号列を１ビッ
トのデジタル・データに変換し出力する。出力したデジ
タル・データはラッチ回路A4の入力Ｉに入力する。ラ
ッチ回路A4は、入力Ｉより入力したデジタル・データ
を、入力Ｃより入力するタイミング発生回路３からの信
号L1の立ち上がりエッジ（ｑ）で保持し、出力Ｏより出
力する。出力したデータはセレクター７の入力I1に入
力する。セレクター７は入力Ｃより入力したDSの値“L"
（ｓ）により、入力I1からのデータを選択し出力Ｏよ
り出力する。出力したデータはダイナミックRAM11の
入力DINに入力する。

次に、ダイナミックRAM11の領域１と領域２へのデー
タの読み出しと書き込みの動作について説明する。

アドレス切替回路10は、第６図のように、タイミング
発生回路３から入力する３つの信号がSEL1＝“H"
（ｊ）、SEL2＝“L"（ｋ）、RCS＝“L"（ｍ）の時に、
カウンタA8のa2〜a10のデータを領域１のロウ・アドレ
ス・データとしてダイナミックRAM11のA0〜A8に出力す
る。ダイナミックRAM11は、RAS信号の立ち下がりエッジ
（ｂ）で入力A0〜A8から入力する領域１のロウ・アドレ
ス・データを保持する。

同様に、アドレス切替回路10は、第６図のように、タ
イミング発生回路３から入力する３つの信号がSEL1＝
“H"（ｊ）、SEL2＝“L"（ｋ）、RCS＝“H"（ｎ）の時
に、カウンタA8のa11〜a12のデータを領域１のカラム・
アドレス・データとしてダイナミックRAM11のA0〜A1に
出力し、A2〜A8には“L"を出力する。ダイナミックRAM1
1は、CAS信号の立ち下がりエッジ（ｄ）で入力A0〜A8か
ら入力する領域１のカラム・アドレス・データを保持す
る。

前記CAS信号の立ち下がりエッジ（ｄ）の時に、WS信
号は“H"（ｆ）なので、ダイナミックRAM11はロウ・ア
ドレス・データとカラム・アドレス・データとで指定さ
れた領域１のメモリー・セルに書き込まれているデータ
を読みだし、DOUTより出力する。DOUTより出力した読み
出しデータはラッチ回路B5の入力Ｉに入力する。

ラッチ回路B5は入力Ｉより入力したダイナミックRAM1
1からの読み出しデータを、入力Ｃより入力するタイ
ミング発生回路３からの信号L2の立ち上がりエッジ
（ｒ）で保持し、出力Ｏより出力する。出力したデータ
は、セレクター７の入力I2に入力する。

セレクター７は入力Ｃより入力したDSの値“H"（ｔ）
により、入力I2からのデータを選択し出力Ｏより出力
する。セレクター７の出力Ｏから出力されたデータ′
はダイナミックRAM11の入力DINに入力する。

次に、アドレス切替回路10は第６図のように、タイミ
ング発生回路３から入力する３つの信号がSEL1＝“H"
（ｊ）、SEL2＝“H"（ｌ）、RCS＝“L"（ｏ）の時に、
カウンタB9のb0〜b8のデータを領域２をロウ・アドレス
・データとしてダイナミックRAM11のA0〜A8に出力す
る。ダイナミックRAM11は、RAS信号の立ち下がりエッジ
（ｃ）で入力A0〜A8から入力する領域２のロウ・アドレ
ス・データを保持する。

同様に、アドレス切替回路10は、第６図のように、タ
イミング発生回路３から入力する３つの信号がSEL1＝
“H"（ｊ）、SEL2＝“H"（ｌ）、RCS＝“H"（ｐ）の時
に、カウンタB9のb9〜b17のデータを領域２のカラム・
アドレス・データとしてダイナミックRAM11のA0〜A8に
出力する。ダイナミックRAM11は、CAS信号の立ち下がり
エッジ（ｅ）で入力A0〜A8から入力する領域２のカラム
・アドレス・データを保持する。

前記CAS信号の立ち下がりエッジ（ｅ）の時に、WE信
号は“L"（ｈ）なので、ダイナミックRAM11はロウ・ア
ドレス・データとカラム・アドレス・データとで指定さ
れた領域２のメモリー・セルに入力DINより入力した前
記データ′を書き込む。

カウンタB9はカウント・アップ・クロックCLK2の立ち
上がりエッジ（ｗ）で60μｓに１回のカウント・アップ
動作を行う。カウンタB9のb0〜b17がすべて“H"になっ
た時に，カウンタB9はEOSを出し、モード２に戻る。

このようにして、モード３の状態で本実施例の装置
は、カウンタA8のa2〜a12で指定された領域１の2kビッ
トのメモリーのあるメモリー・セルに書き込まれていた
約123ms前のデータを読み出すと同時に新しいデータに
書き換えていく動作と、前記読み出した約123ms前のデ
ータをカウンタB9にb0〜b17で指定された領域２のメモ
リーのあるメモリー・セルに書き込む動作を行ってい
る。

これらの動作の繰り返しにより、領域２のメモリーへ
約123msの遅延をかけてデータを書き込むことができ
る。

（４）モード４モード２と同様に、A/D変換回路１は入力するアナロ
グ信号列を１ビットのデジタル・データに変換し出力す
る。出力したデジタル・データはラッチ回路A4の入力
Ｉに入力する。ラッチ回路A4は、入力Ｉより入力したデ
ジタル・データを、入力Ｃより入力するタイミング発
生回路３からの信号L1の立ち上がりエッジ（ｑ）で保持
し、出力Ｏより出力する。出力したデータはセレクタ
ー７の入力I1に入力する。セレクター７は入力Ｃより入
力したDSの値“L"（ｓ）により、入力I1からのデータ
を選択し出力Ｏより出力する。出力したデータはダイ
ナミックRAM11の入力DINに入力する。

同様に、アドレス切替回路10は、第６図のように、タ
イミング発生回路３から入力する３つの信号がSEL1＝
“H"（ｊ）、SEL2＝“L"（ｋ）、RCS＝“H"（ｎ）の時
に、カウンタA8のa11〜a12のデータを領域１のカラム・
アドレス・データとしてダイナミックRAM11のA0〜A1に
出力し、A2〜A8には“L"を出力するダイナミックRAM11
は、CAS信号の立ち下がりエッジ（ｄ）で入力A0〜A8か
ら入力する領域１のカラム・アドレス・データを保持す
る。

前記CAS信号の立ち下がりエッジ（ｄ）の時に、WE信
号は“H"（ｆ）なので、ダイナミックRAM11はロウ・ア
ドレス・データとカラム・アドレス・データとで指定さ
れた領域１のメモリー・セルに書き込まれているデータ
を読みだし、DOUTより出力する。DOUTより出力した読み
出しデータはラッチ回路B5の入力Ｉに入力する。

同様に、アドレス切替回路10は、第６図のように、タ
イミング発生回路３から入力する３つの信号がSEL1＝
“H"（ｊ）、SEL2＝“H"（ｌ）、RCS＝“H"（ｐ）の時
に、カウンタB9のb9〜b17のデータを領域２をカラム・
アドレス・データとしてダイナミックRAM11のA0〜A8に
出力する。ダイナミックRAM11は、CAS信号の立ち下がり
エッジ（ｅ）で入力A0〜A8から入力する領域２のカラム
・アドレス・データを保持する。

前記CAS信号の立ち下がりエッジ（ｅ）の時に、WE信
号は“H"（ｆ）なので、ダイナミックRAM11はロウ・ア
ドレス・データとカラム・アドレス・データとで指定さ
れた領域２のメモリー・セルに書き込まれていたデータ
を読み出し、DOUTより出力する。DOUTより出力した読み
出しデータはラッチ回路C6の入力Ｉに入力する。

ラッチ回路C6は入力Ｉより入力したダイナミックRAM1
1からの読み出しデータを入力Ｃより入力するタイミ
ング発生回路３からの信号L3の立ち上がりエッジ（ｕ）
で保持し、出力Ｏより出力する。出力したデータはデ
ータ処理回路12の入力I2に入力する。データ処理回路12
は入力I2より入力したデータを出力Ｏからそのまま出
力する。出力したデータはD/A変換回路13に入力する。D
/A変換回路13は入力した１ビットのデジタル・データを
二重積分回路によりアナログ信号に変換して出力する。

このようにして、モード４の状態で本実施例の装置
は、カウンタA8のa2〜a12で指定された領域１の2kビッ
トのメモリーのあるメモリー・セルに書き込まれていた
約123ms前のデータを読み出すと同時に新しいデータに
書き換えていく動作と、カウンタB9のb0〜b17で指定さ
れた領域２のメモリーに書き込まれているデータを順次
読み出す動作を行っている。これらの動作により、領域
１のメモリーの書き換えと領域２のメモリーに書き込ま
れていたデータの読み出しを同時に行うことができる。

以上のように、本実施例によれば、２倍速音声の音程
変換機能とメッセージの無音部データ削除機能を行うた
め、14段のカウンタA8と18段のカウンタB9を設けること
により、256kビットのダイナミックRAM11を、２倍速音
声の音程変換の為の音声処理領域（8kビット）と、無音
部データを削除する為の領域１（2kビット）と、有音部
データを書き込み、無音部データの無い音声信号を再生
する為の領域２（248kビット）とに分けてつかうことが
でき、しかも、領域１は音声処理領域に含まれているの
で、１つのメモリーを２つのメモリーがあるように有効
に使うことができる。また、記憶容量が8kビット減る
が、約500msだけなので、記憶時間にはほとんど差が無
く、語頭切の無い録音をすることができるという機能を
有する。

発明の効果本発明は上記実施例より明らかなように、簡単で安価
な回路構成で２倍速再生音の音程変換機能とメッセージ
のメモリーへの録音・再生機能が実現できる。しかも、
１つのメモリーを使用するだけで実現できるという利点
を有する。また、用件メッセージを録音するときに、レ
ベル判定回路が有声音部を検出した場合、メモリーの第
１の記憶領域から用件メッセージを読み出し、メモリー
の第２の記憶領域に、無音部データを削除し、無声音部
データと有声音部データを含む有音部データを書き込む
ので、限られた記憶容量しかもたない留守番電話では極
めて効果的であると共に、用件メッセージを再生したと
きの話頭切れがないという利点を有する。そして、倍速
音声の音程変換ができるため、用件メッセージの録音さ
れたテープ・レコーダーを再生して聞く時間が今までの
半分で済み、特に、遠隔操作により電話回線を通して用
件メッセージを聞く場合に通話時間が短くなるので料金
が安くなるという効果を有する。

【図面の簡単な説明】

第１図は本発明の留守番電話装置における一実施例の概
略ブロック図、第２図は同実施例のより詳細なブロック
図、第３図は同実施例を構成するレベル判定回路の電気
内結線図、第４図は無音部、有音部系を図解した説明
図、第５図（Ａ）〜（Ｄ）はそれぞれ各部の波形図、第
６図はそれぞれの状態でのアドレスの概観とデータを示
す図、第７図は各モードの状態を示す図、第８図は書込
み、読出し動作を示すタイミングチャート図である。１……A/D変換回路、２……レベル判定回路、３……タ
イミング発生回路、４、５、６、……ラッチ回路、７…
…セレクター、８、９……カウンタ、10……アドレス切
替回路、11……ダイナミックRAM、12……データ処理回
路、13……D/A変換回路。

Claims

【特許請求の範囲】

【請求項１】少なくとも用件メッセージの無音部データ
及び無声音部データと有声音部データを判別するレベル
判定回路と、応答メッセージや用件メッセージのアナロ
グ信号列をデジタルデータに変換するA/D変換回路と、
前記A/D変換回路を用いて変換されたデジタルデータの
内、無音部データ及び無声音部データ及び有声音部デー
タを含み、録音開始からの全てのメッセージを一時的に
記憶する第１の記憶領域、及び前記A/D変換回路を用い
て変換されたデジタルデータの内、応答メッセージ等を
記憶する第２の記憶領域を有するメモリーと、このメモ
リーに対し、書き込み、読み出しの制御を行なう記憶手
段制御回路と、上記メモリーの第１の記憶領域に記憶さ
れている用件メッセージを再生するときは、音程変換を
行なった倍速音声のデジタルデータを出力し、上記メモ
リーの第２の記憶領域に記憶されている応答メッセージ
を再生するときは、デジタルデータをそのまま出力する
データ処理手段と、このデータ処理手段が出力するデジ
タルデータをアナログ信号列に変換するD/A変換回路と
を備え、用件メッセージを録音するときに、前記レベル判定回路
が有声音部を検出した場合、前記記憶手段制御回路は、
前記メモリーの第１の記憶領域から用件メッセージを読
み出し、前記メモリーの第２の記憶領域に、無音部デー
タを削除し、無声音部データと有声音部データを含む有
音部データを書き込むことを特徴とする留守番電話装
置。