JPH0124982Y2 - - Google Patents
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- Publication number
- JPH0124982Y2 JPH0124982Y2 JP1979132948U JP13294879U JPH0124982Y2 JP H0124982 Y2 JPH0124982 Y2 JP H0124982Y2 JP 1979132948 U JP1979132948 U JP 1979132948U JP 13294879 U JP13294879 U JP 13294879U JP H0124982 Y2 JPH0124982 Y2 JP H0124982Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- band
- coil
- input
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Description
【考案の詳細な説明】
この考案はチユーナの入力回路、特にハイチヤ
ンネルバンドローチヤンネルバンドとを選択的に
切換える電子同調形チユーナの入力回路に関す
る。
ンネルバンドローチヤンネルバンドとを選択的に
切換える電子同調形チユーナの入力回路に関す
る。
チユーナの受信帯域が広域化すると入力信号源
と高周波増幅段用増幅素子との間の入力回路に周
波数特性による不整合を生ずる。このような不整
合は、例えばVHFチユーナのローチヤンネルバ
ンドとハイチヤンネルバンドの選択切換えによつ
て生じ、これを解消するために入力回路の信号源
側にインピーダンス変成器を接続しそれぞれの選
択バンドにおけるステツプアツプ比を変え、等価
的な信号源側アドミタンスを変化させて増幅素子
側との整合をとつている。このようなハイチヤン
ネルバンドとローチヤンネルバンドの変成比の変
更は使用する増幅素子によつては満足されない場
合がある。例えば、FET増幅素子では周波数が
高くなるにつれてコンダクタンスが増加し、その
等価入力アドミタンスの実数部が周波数に強く依
存する。それ故、インピーダンスの変化比を変え
ることでハイチヤンネルバンドで必要な帯域を確
保することは、ローチヤンネルバンドにおいてコ
ンダクタンスが小さくなり、整合条件での帯域を
非常に狭くする。逆に、ローチヤンネルバンドで
必要な帯域を確保するようにすれば、ハイチヤン
ネルバンドの帯域が広くなり過ぎ、所望する帯域
の受信ができない。すなわち、電源側アドミタン
スを変化させる整合では、ハイチヤンネルバンド
に対して自由度があるもののFET側の抵抗分が
下げられないのでローチヤンネルバンドの整合が
制約される。また、それぞれのバンドとも所定の
帯域を得るために入力回路にダンピング素子を挿
入することもあるが入力信号の損失を招きNFの
悪化となるので満足されない。
と高周波増幅段用増幅素子との間の入力回路に周
波数特性による不整合を生ずる。このような不整
合は、例えばVHFチユーナのローチヤンネルバ
ンドとハイチヤンネルバンドの選択切換えによつ
て生じ、これを解消するために入力回路の信号源
側にインピーダンス変成器を接続しそれぞれの選
択バンドにおけるステツプアツプ比を変え、等価
的な信号源側アドミタンスを変化させて増幅素子
側との整合をとつている。このようなハイチヤン
ネルバンドとローチヤンネルバンドの変成比の変
更は使用する増幅素子によつては満足されない場
合がある。例えば、FET増幅素子では周波数が
高くなるにつれてコンダクタンスが増加し、その
等価入力アドミタンスの実数部が周波数に強く依
存する。それ故、インピーダンスの変化比を変え
ることでハイチヤンネルバンドで必要な帯域を確
保することは、ローチヤンネルバンドにおいてコ
ンダクタンスが小さくなり、整合条件での帯域を
非常に狭くする。逆に、ローチヤンネルバンドで
必要な帯域を確保するようにすれば、ハイチヤン
ネルバンドの帯域が広くなり過ぎ、所望する帯域
の受信ができない。すなわち、電源側アドミタン
スを変化させる整合では、ハイチヤンネルバンド
に対して自由度があるもののFET側の抵抗分が
下げられないのでローチヤンネルバンドの整合が
制約される。また、それぞれのバンドとも所定の
帯域を得るために入力回路にダンピング素子を挿
入することもあるが入力信号の損失を招きNFの
悪化となるので満足されない。
従つて、本考案の目的は上記欠陥を解消するこ
とにあり、改良されたチユーナの入力回路を提供
することにある。
とにあり、改良されたチユーナの入力回路を提供
することにある。
本考案によれば、チユーナ入力回路におけるバ
ンド切換用スイツチングダイオードのON−OFF
動作を利用して増幅素子側の等価入力アドミタン
スがハイチヤンネルバンドとローチヤンネルバン
ドとで変更される。すなわち、直列接続の二個の
コイルを有し各コイルの共通の接続点に入力信号
を供給するインダクタンス回路、このインダクタ
ンス回路に並列接続の可変容量素子を含む容量回
路、ハイチヤンネル用コイルとバンドスイツチン
グ素子を直列接続しハイチヤンネルバンドの選択
時にこのコイルをインダクタンス回路に並列接続
するバンド切換回路、及び直列接続の二個のコン
デンサをこのハイチヤンネル用コイルに並列接続
し、これらコンデンサの共通接続点を増幅素子の
入力側に結合した整合回路を備えた２バンドチユ
ーナの入力回路が提供される。この入力回路はス
イツチング素子を導通状態とするハイチヤンネル
バンドの受信時はハイチヤンネル用コイルと直列
接続した二個のコンデンサとをそれぞれインダク
タンスと容量回路を含む主同調回路に対し高周波
的に並列関係で挿入して入力主同調回路から見た
増幅素子側の等価入力アドミタンスをハイチヤン
ネルの受信周波数に適する所定の値に設定すると
共にスイツチング素子を遮断状態とするローチヤ
ンネルバンドの受信時は主同調回路と増幅素子の
入力側間に実質的に並列関係にある二個のコンデ
ンサを挿入して入力主同調回路から見た増幅側の
等価入力アドミタンスをローチヤンネルの受信周
波数に適する所定の値に設定する。従つて、チヤ
ンネルバンドの切換に応じて周波数特性を持つ増
幅素子の入力インピーダンスで整合され入力回路
から見た増幅素子側の等価入力アドミタンスが変
えられて、常に良好な受信を可能にする。
ンド切換用スイツチングダイオードのON−OFF
動作を利用して増幅素子側の等価入力アドミタン
スがハイチヤンネルバンドとローチヤンネルバン
ドとで変更される。すなわち、直列接続の二個の
コイルを有し各コイルの共通の接続点に入力信号
を供給するインダクタンス回路、このインダクタ
ンス回路に並列接続の可変容量素子を含む容量回
路、ハイチヤンネル用コイルとバンドスイツチン
グ素子を直列接続しハイチヤンネルバンドの選択
時にこのコイルをインダクタンス回路に並列接続
するバンド切換回路、及び直列接続の二個のコン
デンサをこのハイチヤンネル用コイルに並列接続
し、これらコンデンサの共通接続点を増幅素子の
入力側に結合した整合回路を備えた２バンドチユ
ーナの入力回路が提供される。この入力回路はス
イツチング素子を導通状態とするハイチヤンネル
バンドの受信時はハイチヤンネル用コイルと直列
接続した二個のコンデンサとをそれぞれインダク
タンスと容量回路を含む主同調回路に対し高周波
的に並列関係で挿入して入力主同調回路から見た
増幅素子側の等価入力アドミタンスをハイチヤン
ネルの受信周波数に適する所定の値に設定すると
共にスイツチング素子を遮断状態とするローチヤ
ンネルバンドの受信時は主同調回路と増幅素子の
入力側間に実質的に並列関係にある二個のコンデ
ンサを挿入して入力主同調回路から見た増幅側の
等価入力アドミタンスをローチヤンネルの受信周
波数に適する所定の値に設定する。従つて、チヤ
ンネルバンドの切換に応じて周波数特性を持つ増
幅素子の入力インピーダンスで整合され入力回路
から見た増幅素子側の等価入力アドミタンスが変
えられて、常に良好な受信を可能にする。
以下本考案に係る実施例を図面を参照しつつ詳
述する。第１図は本考案に係るVHFチユーナの
入力回路を示しており、アンテナに接続される信
号入力端子１とFETである高周波増幅素子２間
に本考案のプリセレクタとしての入力回路が結合
される。このプリセレクタ回路は同調インダクタ
ンス回路３と同調容量回路４、バンド切換回路５
及び整合回路６により構成される。同調インダク
タンス回路３は第１コイル７と第２コイル８の直
列回路から成り、これら第１及び第２コイル７，
８の接続点９に信号入力端子１からの入力信号が
供給される。同調容量回路４は同調電圧供給端子
１０から抵抗１１を介して同調電圧が印加される
可変容量ダイオード素子１２と直流阻止用コンデ
ンサ１３から成り、同調インダクタンス回路３と
共働して主同調回路を構成する。
述する。第１図は本考案に係るVHFチユーナの
入力回路を示しており、アンテナに接続される信
号入力端子１とFETである高周波増幅素子２間
に本考案のプリセレクタとしての入力回路が結合
される。このプリセレクタ回路は同調インダクタ
ンス回路３と同調容量回路４、バンド切換回路５
及び整合回路６により構成される。同調インダク
タンス回路３は第１コイル７と第２コイル８の直
列回路から成り、これら第１及び第２コイル７，
８の接続点９に信号入力端子１からの入力信号が
供給される。同調容量回路４は同調電圧供給端子
１０から抵抗１１を介して同調電圧が印加される
可変容量ダイオード素子１２と直流阻止用コンデ
ンサ１３から成り、同調インダクタンス回路３と
共働して主同調回路を構成する。
一方、VHFチユーナを２バンド構成とするた
めにハイチヤンネル用の第３コイル１４とバンド
切換用のスイツチングダイオード１５を直列接続
し更に直流阻止兼ハイパス用コンデンサ１６を接
続して構成したバンド切換回路５が主同調回路と
交流的に並列的に接続される。スイツチングダイ
オード１５はバンド切換電圧供給端子１７から抵
抗１８を介して印加されるスイツチング電圧によ
り導通又は遮断のON−OFF状態で動作し、その
導通時はハイチヤンネル用の第３コイル１４を同
調インダクタンス回路３又は容量回路４に関し高
周波的に並列接続してハイチヤンネルバンドの受
信を可能にし、また、その遮断時は比較的小さな
インダクタンス値の第３コイル１４を切り離して
ローチヤンネルバンドの受信を可能にする。ここ
で整合回路６を構成する二個のコンデンサ１９，
２０はバンド切換回路５の動作状態によつてそれ
ぞれのバンドの受信周波数に対する増幅素子２の
特性に応じてその容量値が決定されいずれの受信
バンドにおいても所定の帯域の下で整合状態を得
ることができる。
めにハイチヤンネル用の第３コイル１４とバンド
切換用のスイツチングダイオード１５を直列接続
し更に直流阻止兼ハイパス用コンデンサ１６を接
続して構成したバンド切換回路５が主同調回路と
交流的に並列的に接続される。スイツチングダイ
オード１５はバンド切換電圧供給端子１７から抵
抗１８を介して印加されるスイツチング電圧によ
り導通又は遮断のON−OFF状態で動作し、その
導通時はハイチヤンネル用の第３コイル１４を同
調インダクタンス回路３又は容量回路４に関し高
周波的に並列接続してハイチヤンネルバンドの受
信を可能にし、また、その遮断時は比較的小さな
インダクタンス値の第３コイル１４を切り離して
ローチヤンネルバンドの受信を可能にする。ここ
で整合回路６を構成する二個のコンデンサ１９，
２０はバンド切換回路５の動作状態によつてそれ
ぞれのバンドの受信周波数に対する増幅素子２の
特性に応じてその容量値が決定されいずれの受信
バンドにおいても所定の帯域の下で整合状態を得
ることができる。
第２図及び第３図は、第１図のVHFチユーナ
の入力回路におけるハイチヤンネルバンドとロー
チヤンネルバンド受信時の高周波等価回路であ
る。ここで、FET増幅素子２は等価容量分C3及
び抵抗分rpで示し、入力信号の電源側は抵抗分ri
（＝75Ω）で示している。ハイチヤンネルバンド
受信時はスイツチングダイオード１５が導通状態
となり、第２図の等価回路を形成する。この場合
に注目すべきは整合回路のコンデンサ１９，２０
が増幅素子側の入力に対して入力信号を分圧する
状態で結合されることである。ここで、同調イン
ダクタンス回路３の各コイル７，８のインダクタ
ンス値を具体的にL1（＝200nH），L2（＝40nH）で
示し、整合回路６の各コンデンサ１９，２０の各
容量値を具体的にC1（＝10pF），C2（＝4pF）で示
すと、同調回路から見た電源側と増幅側のアドミ
タンスYiとYp及びコンダクタンス１／Riと１／Rpは、 次の計算式で求められる。先ず、電源側について
は、 Zi＝１／１／r1＋１／jωL2＋jωL1＝ri（jωL2）／r
i＋jωL2＋jωL1 ＝jωri（L1＋L2）−ω2L1L2／ri＋jωL2 ∴Yi＝ri＋jωL2／jωri（L1＋L2）−ω2L1L2 ＝（ri＋jωL2）｛−ω2L1L2−jωri（L1＋L2）｝
／（ω2L1L2）2＋ω2ri 2（L1＋L2）2 ＝｛ω2riL2（L1＋L2）−ω2riL1L2｝−jω｛ri 2（
L1＋L2）−ω2L1 2L2｝／（ω2L1L2）2＋ω2ri 2（L1＋L2
）2 ＝１／Ri＋Ａとおくと ∴Ri＝（ω2L1L2）2＋ω2ri 2（L1＋L2）2／ω2riL2 2 ＝（L1＋L2／L2）2ri＋ω2L1 2／ri 具体例でRiを計算すると、第１項は約2.7kΩで
あり、周波数変動の第２項はローバンド（ｆ＝
50MHz）で約50Ω、ハイバンド（ｆ＝200MHz）
で約800Ωとなる。従つて、ローバンドでは第１
項に対して無視できる。また、ハイバンドでは影
響を与えるが、ハイチヤンネルで帯域確保のため
コイル８のインダクタンスL2を調整し、整合条
件は増幅側に依存する（ここでrpはハイバンドの
抵抗分とする）。
の入力回路におけるハイチヤンネルバンドとロー
チヤンネルバンド受信時の高周波等価回路であ
る。ここで、FET増幅素子２は等価容量分C3及
び抵抗分rpで示し、入力信号の電源側は抵抗分ri
（＝75Ω）で示している。ハイチヤンネルバンド
受信時はスイツチングダイオード１５が導通状態
となり、第２図の等価回路を形成する。この場合
に注目すべきは整合回路のコンデンサ１９，２０
が増幅素子側の入力に対して入力信号を分圧する
状態で結合されることである。ここで、同調イン
ダクタンス回路３の各コイル７，８のインダクタ
ンス値を具体的にL1（＝200nH），L2（＝40nH）で
示し、整合回路６の各コンデンサ１９，２０の各
容量値を具体的にC1（＝10pF），C2（＝4pF）で示
すと、同調回路から見た電源側と増幅側のアドミ
タンスYiとYp及びコンダクタンス１／Riと１／Rpは、 次の計算式で求められる。先ず、電源側について
は、 Zi＝１／１／r1＋１／jωL2＋jωL1＝ri（jωL2）／r
i＋jωL2＋jωL1 ＝jωri（L1＋L2）−ω2L1L2／ri＋jωL2 ∴Yi＝ri＋jωL2／jωri（L1＋L2）−ω2L1L2 ＝（ri＋jωL2）｛−ω2L1L2−jωri（L1＋L2）｝
／（ω2L1L2）2＋ω2ri 2（L1＋L2）2 ＝｛ω2riL2（L1＋L2）−ω2riL1L2｝−jω｛ri 2（
L1＋L2）−ω2L1 2L2｝／（ω2L1L2）2＋ω2ri 2（L1＋L2
）2 ＝１／Ri＋Ａとおくと ∴Ri＝（ω2L1L2）2＋ω2ri 2（L1＋L2）2／ω2riL2 2 ＝（L1＋L2／L2）2ri＋ω2L1 2／ri 具体例でRiを計算すると、第１項は約2.7kΩで
あり、周波数変動の第２項はローバンド（ｆ＝
50MHz）で約50Ω、ハイバンド（ｆ＝200MHz）
で約800Ωとなる。従つて、ローバンドでは第１
項に対して無視できる。また、ハイバンドでは影
響を与えるが、ハイチヤンネルで帯域確保のため
コイル８のインダクタンスL2を調整し、整合条
件は増幅側に依存する（ここでrpはハイバンドの
抵抗分とする）。
次に増幅側においては、
Zp＝１／jω（C2＋C3）＋１／r0＋１／jωC1
＝rp／１＋jω（C2＋C3）rp＋１／jωC1
＝１＋jω（C2＋C3）rp＋jωC1rp／jωC1−ω2C1（
C2＋C3）rp ＝１＋jωrp（C1＋C2＋C3）／jωC1−ω2C1（C2＋C
3）rp ∴Yp＝jωC1−ω2C1（C2＋C3）rp／１＋jωrp（C1＋C
2＋C3） ＝｛（jωC1−ω2C1（C2＋C3）rp｝・｛１−jωrp
（C1＋C2＋C3）｝／１＋ω2rp 2（C1＋C2＋C3）2 ＝ω2rpC1（C1＋C2＋C3）−ω2rpC1（C2＋C3）／１
＋ω2rp 2（C1＋C2＋C3）2 ＋jωC1＋jω3rp 2C1（C2＋C3）・（C1＋C2＋C3）
／１＋ω2rp 2（C1＋C2＋C3）2 ＝１／Rp＋Ｂとおくと ∴Rp＝１＋ω2rp 2（C1＋C2＋C3）2／ω2rpC1（C1＋C2
＋C3）−ω2rpC1（C2＋C3） ＝１＋ω2rp 2（C1＋C2＋C3）2／ω2rpC1 2 ＝（C1＋C2＋C3／C1）2rp＋１／ω2C1 2rp 上式の抵抗分Rpの第２項は（ωC1）2rp＝一定で
計算上無視され得る。
C2＋C3）rp ＝１＋jωrp（C1＋C2＋C3）／jωC1−ω2C1（C2＋C
3）rp ∴Yp＝jωC1−ω2C1（C2＋C3）rp／１＋jωrp（C1＋C
2＋C3） ＝｛（jωC1−ω2C1（C2＋C3）rp｝・｛１−jωrp
（C1＋C2＋C3）｝／１＋ω2rp 2（C1＋C2＋C3）2 ＝ω2rpC1（C1＋C2＋C3）−ω2rpC1（C2＋C3）／１
＋ω2rp 2（C1＋C2＋C3）2 ＋jωC1＋jω3rp 2C1（C2＋C3）・（C1＋C2＋C3）
／１＋ω2rp 2（C1＋C2＋C3）2 ＝１／Rp＋Ｂとおくと ∴Rp＝１＋ω2rp 2（C1＋C2＋C3）2／ω2rpC1（C1＋C2
＋C3）−ω2rpC1（C2＋C3） ＝１＋ω2rp 2（C1＋C2＋C3）2／ω2rpC1 2 ＝（C1＋C2＋C3／C1）2rp＋１／ω2C1 2rp 上式の抵抗分Rpの第２項は（ωC1）2rp＝一定で
計算上無視され得る。
一方、ローチヤンネルバンド受信時はスイツチ
ングダイオード１５が遮断状態となつて第３図の
等価回路を形成し、整合回路のコンデンサ１９，
２０が並列関係の下で主同調回路と増幅素子とを
結合することである。図において、ハイチヤンネ
ル用コイル１４のインダクタンス値L3は40nH前
後に選ばれており、これと直列接続になるコンデ
ンサ２０の容量C2（＝４〜8pF）に対し、見掛上
容量性インピーダンスとして10〜30％だけ大きく
なるが、整合に関して有利に作用するので無視し
得る。従つて、第１図の主同調回路のある一点鎖
線Ａ−Ａから見た増幅素子２側の等価入力アドミ
タンスはバンド切換によつて変化されることとな
り全域チヤンネルに亘つて良好な受信状態を得
る。
ングダイオード１５が遮断状態となつて第３図の
等価回路を形成し、整合回路のコンデンサ１９，
２０が並列関係の下で主同調回路と増幅素子とを
結合することである。図において、ハイチヤンネ
ル用コイル１４のインダクタンス値L3は40nH前
後に選ばれており、これと直列接続になるコンデ
ンサ２０の容量C2（＝４〜8pF）に対し、見掛上
容量性インピーダンスとして10〜30％だけ大きく
なるが、整合に関して有利に作用するので無視し
得る。従つて、第１図の主同調回路のある一点鎖
線Ａ−Ａから見た増幅素子２側の等価入力アドミ
タンスはバンド切換によつて変化されることとな
り全域チヤンネルに亘つて良好な受信状態を得
る。
すなわち、増幅側がハイチヤンネル（ｆ＝
200MHz）の場合とローチヤンネル（ｆ＝50MHz）
の場合の各選択時について、抵抗分Ｒの各バンド
選択時の比は次のようになる。
200MHz）の場合とローチヤンネル（ｆ＝50MHz）
の場合の各選択時について、抵抗分Ｒの各バンド
選択時の比は次のようになる。
（ハイチヤンネル時）
Rp＝（C1＋C2＋C3／C1）2×rp、ここでrp≒1000Ω
（ローチヤンネル時）
RpL＝（C1＋C2＋C3／C1＋C2）2×rpL、ここでrpL≒40
00Ω ∴RpL／Rp＝（C1／C1＋C2）2×rpL／rp ＝（10／14）2×４≒2.0 一方、各チヤンネル共に第２図の等価回路で使
用したとすれば、この比は次のようになる。
00Ω ∴RpL／Rp＝（C1／C1＋C2）2×rpL／rp ＝（10／14）2×４≒2.0 一方、各チヤンネル共に第２図の等価回路で使
用したとすれば、この比は次のようになる。
RpL′／Rp′＝（C1＋C2＋C3／C1）2／（C1＋C2＋C3／C1
）2×rpL／rp＝4.0 従つて、本考案はチヤンネルバンドの切換に際
し、バンド間の変化分が半減され、整合状態を良
好にする。
）2×rpL／rp＝4.0 従つて、本考案はチヤンネルバンドの切換に際
し、バンド間の変化分が半減され、整合状態を良
好にする。
上述する通り本考案は従来の信号源側の等価電
源アドミタンスを変化させる場合と異なり、増幅
素子側の等価アドミタンスを変えるので増幅素子
の周波数特性に対する帯域調整用ダンピング素子
の使用が避けられる。尚実施例における主要構成
素子のうちコイル及びコンデンサの具体的な使用
値は次の範囲で設定され得る。また、コイルイン
ダクタンスは日本チヤンネル、U.S.チヤンネル、
ヨーロツパチヤンネル等の異なる周波数カバー範
囲によつても変えられる。
源アドミタンスを変化させる場合と異なり、増幅
素子側の等価アドミタンスを変えるので増幅素子
の周波数特性に対する帯域調整用ダンピング素子
の使用が避けられる。尚実施例における主要構成
素子のうちコイル及びコンデンサの具体的な使用
値は次の範囲で設定され得る。また、コイルイン
ダクタンスは日本チヤンネル、U.S.チヤンネル、
ヨーロツパチヤンネル等の異なる周波数カバー範
囲によつても変えられる。
第１コイル７……200nH前後、第２コイル８…
…60nH前後、第３コイル１４……40nH前後、第
１コンデンサ１９……５〜10pF、及び第２コン
デンサ２０……４〜8pF。
…60nH前後、第３コイル１４……40nH前後、第
１コンデンサ１９……５〜10pF、及び第２コン
デンサ２０……４〜8pF。
第１図は本考案に係るVHFチユーナの入力回
路図、第２図及び第３図はそれぞれ第１図のチユ
ーナにおけるハイチヤンネルとローチヤンネルバ
ンド受信時の等価回路図である。 １……アンテナ側入力端子、２……増幅素子、
３……同調インダクタンス回路、４……同調容量
回路、５……バンド切換回路、６……整合回路、
７……第１コイル、８……第２コイル、１２……
可変容量ダイオード、１４……第３コイル、１５
……スイツチングダイオード、１９……第１コン
デンサ、２０……第２コンデンサ。
路図、第２図及び第３図はそれぞれ第１図のチユ
ーナにおけるハイチヤンネルとローチヤンネルバ
ンド受信時の等価回路図である。 １……アンテナ側入力端子、２……増幅素子、
３……同調インダクタンス回路、４……同調容量
回路、５……バンド切換回路、６……整合回路、
７……第１コイル、８……第２コイル、１２……
可変容量ダイオード、１４……第３コイル、１５
……スイツチングダイオード、１９……第１コン
デンサ、２０……第２コンデンサ。
Claims (1)
- 直列接続した第１コイルと第２コイルの接続点
に入力端子を結合した同調インダクタンス回路、
同調電圧の印加される可変容量ダイオードを前記
インダクタンス回路と高周波的に並列接続した同
調容量回路、バンド切換電圧の印加されるスイツ
チングダイオードを第３コイルに直列接続し、ハ
イチヤンネルバンド選択時に、この第３コイルを
前記インダクタンス回路と高周波的に並列接続す
るバンド切換回路、及び第１コンデンサと第２コ
ンデンサの直列回路を前記第３コイルに並列接続
し、これらコンデンサの接続点をFET増幅素子
の入力側に結合した整合回路を具備するチユーナ
の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979132948U JPH0124982Y2 (ja) | 1979-09-25 | 1979-09-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979132948U JPH0124982Y2 (ja) | 1979-09-25 | 1979-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5650127U JPS5650127U (ja) | 1981-05-02 |
| JPH0124982Y2 true JPH0124982Y2 (ja) | 1989-07-27 |
Family
ID=29364549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979132948U Expired JPH0124982Y2 (ja) | 1979-09-25 | 1979-09-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0124982Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215681Y2 (ja) * | 1972-12-20 | 1977-04-08 |
-
1979
- 1979-09-25 JP JP1979132948U patent/JPH0124982Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5650127U (ja) | 1981-05-02 |
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