JPH01251249A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
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- JPH01251249A JPH01251249A JP63079503A JP7950388A JPH01251249A JP H01251249 A JPH01251249 A JP H01251249A JP 63079503 A JP63079503 A JP 63079503A JP 7950388 A JP7950388 A JP 7950388A JP H01251249 A JPH01251249 A JP H01251249A
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- JP
- Japan
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- data
- central processing
- cache memory
- cache
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、主記憶装置を共有するマルチプロセッサシ
ステムにおけるキャッシュメモリの制御方式に関するも
のである。
ステムにおけるキャッシュメモリの制御方式に関するも
のである。
〈従来の技術〉
第４図は９例えば、 ＠ＣＯＭＰＵＴＥＲＤＥ８ＩＧＮ
’″、 ＧｌｅｎＧ、Ｌａｎｇｄｏｎ、 Ｊｒ、著（Ｃ
ＯＭＰＵＴＲＡＣＨＰＲＥＳ８ ＩＮＣ，１９８２）に
示されたキャッジ−メモリを示すブロック図テある。
’″、 ＧｌｅｎＧ、Ｌａｎｇｄｏｎ、 Ｊｒ、著（Ｃ
ＯＭＰＵＴＲＡＣＨＰＲＥＳ８ ＩＮＣ，１９８２）に
示されたキャッジ−メモリを示すブロック図テある。
（ＩＩは主記憶装置、（２ｊは中央処理装置、（３）が
キャッシュメモリ、（４）は読み出しデータバス、（５
）は主記憶読み出しパス、（６）は書き込みデータバス
である。
キャッシュメモリ、（４）は読み出しデータバス、（５
）は主記憶読み出しパス、（６）は書き込みデータバス
である。
このように構成された装置につき１次にその動作につい
て説明する。
て説明する。
キャッシュメモＩＪ（３１ｆｌ、中央処理装置（２）が
主記憶装置（１７からデータをアクセスする時にそのデ
ータをキャッシュメモリ（３）内にも格納しておく。−
般に、−度使用されたデータは、近い将来に再び使用さ
れる可能性が高いといわれておυ、以後のデータのアク
セス時に、このキャッシュメモ１月３）からデータがア
クセスできる場合が多くなる。また、このキャッシュメ
モ１月３）は２通常主記憶装置（１）よシかなシ高速に
アクセスできるものなので。
主記憶装置（１７からデータをアクセスする時にそのデ
ータをキャッシュメモリ（３）内にも格納しておく。−
般に、−度使用されたデータは、近い将来に再び使用さ
れる可能性が高いといわれておυ、以後のデータのアク
セス時に、このキャッシュメモ１月３）からデータがア
クセスできる場合が多くなる。また、このキャッシュメ
モ１月３）は２通常主記憶装置（１）よシかなシ高速に
アクセスできるものなので。
したがって、アクセスしたいデータがキャッシュメモリ
（３）内にある場合には、かなり高速にデータのアクセ
スができる。データがキャッシュメモリ（３）内にない
場合には、主記憶装置ｉｌｌヘデータをアクセスする必
要があるので、遅くなってしまう。
（３）内にある場合には、かなり高速にデータのアクセ
スができる。データがキャッシュメモリ（３）内にない
場合には、主記憶装置ｉｌｌヘデータをアクセスする必
要があるので、遅くなってしまう。
中央処理装置（２）がデータをアクセスする時には。
まず、必要なデータに対するリクエストを出し。
このリクエストされたアドレスのデータがキャッシュメ
モ１月３）内に存在しているか否かをテストする。もし
あれば、そのキャッシュメモ１月３）内のデータを読み
出しデータバス（４）から、そのままとりだす。もしキ
ャッジ−メモリ内に必要なデータがない場合には、主記
憶読み出しパス（５）によってデータを一度主記憶装置
（υからキャッシュメモ１月３）内へ読み出してきて、
その後にキ、ヤツ・シュメモリ（３）を読み出す。ある
いは、主記憶読み出しパス（５）からキャッシュメモリ
（３）へ読み出すと同時に中央処理装置＋２］へも読み
出す。書き込み動作の時にも同様のテストを行いデータ
書き込み線（６）よシキャッシュメモＩ７＋３１． ６
るいは主記憶装置（１）へ書き込まれる。
モ１月３）内に存在しているか否かをテストする。もし
あれば、そのキャッシュメモ１月３）内のデータを読み
出しデータバス（４）から、そのままとりだす。もしキ
ャッジ−メモリ内に必要なデータがない場合には、主記
憶読み出しパス（５）によってデータを一度主記憶装置
（υからキャッシュメモ１月３）内へ読み出してきて、
その後にキ、ヤツ・シュメモリ（３）を読み出す。ある
いは、主記憶読み出しパス（５）からキャッシュメモリ
（３）へ読み出すと同時に中央処理装置＋２］へも読み
出す。書き込み動作の時にも同様のテストを行いデータ
書き込み線（６）よシキャッシュメモＩ７＋３１． ６
るいは主記憶装置（１）へ書き込まれる。
従って、主記憶装置＋１１と比較して、かなシ小さい容
量のキャッシュメモリ（３）には、最も使用頻度の高い
データをおいておくのが望ましい。通常キャッシュメモ
１月３）内のデータは、最も新しく使用されたデータが
、長くキャッシュメモ１月３）内におけるように、キャ
ッシュメモリ（３）内のデータの置き換えは、最も古く
に使用されたデータを主記憶装置（１）へ返すように行
われる。
量のキャッシュメモリ（３）には、最も使用頻度の高い
データをおいておくのが望ましい。通常キャッシュメモ
１月３）内のデータは、最も新しく使用されたデータが
、長くキャッシュメモ１月３）内におけるように、キャ
ッシュメモリ（３）内のデータの置き換えは、最も古く
に使用されたデータを主記憶装置（１）へ返すように行
われる。
また、第５図に示すように、このようなキャッシュメモ
リ（３）をそれぞれが持つ中央処理装置（２）を複数台
結合し主記憶装置（１）を共有するマルチプロセッサシ
ステムにおいては、別の中央処理装置が主記憶装置（１
）データの同一のブロックをアクセスすることが起こシ
うる。この場合には、そのブロックをアクセスしたい中
央処理装置＋２１が、それぞれ主記憶装置（１）の同一
アドレスのブロックにリクエストを出す。リクエストさ
れたアドレスのブロックの内容は、どこかで書き込みが
行われない限シにおいては、全く同じものである。従っ
て、複数台の中央処理装！（２）が、同一アドレスの同
一データに対してリクエストを出し、複数台の中央処理
装置（２）のキャッシュメモリ（３）に全く同一のデー
タが存在することが起こる。
リ（３）をそれぞれが持つ中央処理装置（２）を複数台
結合し主記憶装置（１）を共有するマルチプロセッサシ
ステムにおいては、別の中央処理装置が主記憶装置（１
）データの同一のブロックをアクセスすることが起こシ
うる。この場合には、そのブロックをアクセスしたい中
央処理装置＋２１が、それぞれ主記憶装置（１）の同一
アドレスのブロックにリクエストを出す。リクエストさ
れたアドレスのブロックの内容は、どこかで書き込みが
行われない限シにおいては、全く同じものである。従っ
て、複数台の中央処理装！（２）が、同一アドレスの同
一データに対してリクエストを出し、複数台の中央処理
装置（２）のキャッシュメモリ（３）に全く同一のデー
タが存在することが起こる。
もしいずれかの中央処理装！（２）がそのキャッシュメ
モリ（３）の内容を書き換えた時には、全ての中央処理
装置（２）中のキャッジ−メモリ（３）の更新前のデー
タのコピーは、もはや正しくないので誤って使用しない
ように無効なものとする必要がある。
モリ（３）の内容を書き換えた時には、全ての中央処理
装置（２）中のキャッジ−メモリ（３）の更新前のデー
タのコピーは、もはや正しくないので誤って使用しない
ように無効なものとする必要がある。
これをキャッシュメモリ（３）の無効化という。このキ
ャッシュメモ１月３）の無効化は２通常中央処理装置（
２）の書き込みの度毎に発生するものである。
ャッシュメモ１月３）の無効化は２通常中央処理装置（
２）の書き込みの度毎に発生するものである。
近年のマルチプロセッサシステムにおいては。
従来から行われている複数のジョブを複数の中央処理装
置（２）に割シ当ててシステムとしてのスループットを
向上させることを目的とした並列処理とは異なって、複
数台の中央処理装置（２）が１つのジョブを実行するこ
とによって、そのジョブのレスポンスを向上させること
を目的とした並列処理が行われる場合がある。この場合
には、１つのジョブを複数の中央処理装置（２）に分割
するという性質上、主記憶装置（１）の同じブロックの
データが複数の中央処理装置（２）に分割されることが
アシ、この同じブロックのデータを別個の複数の中央処
理装置（２）がアクセスすることが頻繁に起こりうる。
置（２）に割シ当ててシステムとしてのスループットを
向上させることを目的とした並列処理とは異なって、複
数台の中央処理装置（２）が１つのジョブを実行するこ
とによって、そのジョブのレスポンスを向上させること
を目的とした並列処理が行われる場合がある。この場合
には、１つのジョブを複数の中央処理装置（２）に分割
するという性質上、主記憶装置（１）の同じブロックの
データが複数の中央処理装置（２）に分割されることが
アシ、この同じブロックのデータを別個の複数の中央処
理装置（２）がアクセスすることが頻繁に起こりうる。
例えば、第２図に示すように、おるプログラム中のルー
プを複数台の中央処理装置（２）で並列に処理させよう
とする場合には、いわゆる空間的並列性を生かし、その
ループの繰り返し毎に分割して処理させることが良く行
われる。第２図の例では。
プを複数台の中央処理装置（２）で並列に処理させよう
とする場合には、いわゆる空間的並列性を生かし、その
ループの繰り返し毎に分割して処理させることが良く行
われる。第２図の例では。
ＤＯＡＬＬという文が並列処理を行うことを表し。
中央処理装置（２）が４台おることを仮定し、このルー
プ内の４つの式がそれぞれ１台の中央処理装置に割シ当
てられることを示している。つまシ、ループの繰シ返し
を４つに分けて。
プ内の４つの式がそれぞれ１台の中央処理装置に割シ当
てられることを示している。つまシ、ループの繰シ返し
を４つに分けて。
ＣＰＵ０が第１番目の式の処理である繰シ返しの第１回
、５回、９回目 ・・・・・−・・・・・・・・・・・
・・・・・・・・・・・・・・・・−・・・・・ をＣ
ＰＵ１が第２番目の式の処理である繰シ返しの第２回、
６回、 １０回目、・・・・・・−・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・ をＣＰ
Ｕ２が第３番目の式の処理である繰り返しの第３回、７
回、 １１１回目、・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・ をＣＰＵ
３が第４番目の式の処理である繰シ返しの第４回、８回
、 １２２回目、・・・・・・・・・−・・・・・・
・・・・・・・・・・・・・・・・・・・ をというよ
うに受は持つものとすると、これは、９間的に集中して
いるデータ、例えば、配列人の要素をあえて複数の中央
処理装置（２）に分割してしまうことになシ、複数台の
中央処理装置（２）のキャッシュメモ１月３）に配列人
の要素の同一のデータのブロックが存在することになる
。
、５回、９回目 ・・・・・−・・・・・・・・・・・
・・・・・・・・・・・・・・・・−・・・・・ をＣ
ＰＵ１が第２番目の式の処理である繰シ返しの第２回、
６回、 １０回目、・・・・・・−・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・ をＣＰ
Ｕ２が第３番目の式の処理である繰り返しの第３回、７
回、 １１１回目、・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・ をＣＰＵ
３が第４番目の式の処理である繰シ返しの第４回、８回
、 １２２回目、・・・・・・・・・−・・・・・・
・・・・・・・・・・・・・・・・・・・ をというよ
うに受は持つものとすると、これは、９間的に集中して
いるデータ、例えば、配列人の要素をあえて複数の中央
処理装置（２）に分割してしまうことになシ、複数台の
中央処理装置（２）のキャッシュメモ１月３）に配列人
の要素の同一のデータのブロックが存在することになる
。
したがって、主記憶装置（１）の１つのブロックが中央
処理装置（２）の数だけ、この場合にｉ４回リクエスト
を受ける。特にこの例では、主記憶アクセスを受ける配
列人のブロックは、参照されるのみで、Ｗき換えられる
ことがないため全く同一のデータを、処理の始めから終
わシまで保持している。
処理装置（２）の数だけ、この場合にｉ４回リクエスト
を受ける。特にこの例では、主記憶アクセスを受ける配
列人のブロックは、参照されるのみで、Ｗき換えられる
ことがないため全く同一のデータを、処理の始めから終
わシまで保持している。
しかるに、全ての中央処理装置（２）が、このブロック
をアクセスするために主記憶装置（１）の全く同一のデ
ータを持つ同一アドレスを何度も読み出すことになる。
をアクセスするために主記憶装置（１）の全く同一のデ
ータを持つ同一アドレスを何度も読み出すことになる。
〈発明が解決しようとする課題〉
従来のキャッシュメモリは８以上のように構成されてい
るので、並列処理の行われるマルチプロセッサシステム
においては、各中央処理装置の同一データブロックへの
読み出し１回毎に主記憶装置の同一のデータブロックに
アクセスする必要がらり、その度毎に主記憶装置間から
各中央処理装置のキャッシュメモリへ全く同一のデータ
のブロックが転送されることになシ、効率が悪くなると
いう課題があった。
るので、並列処理の行われるマルチプロセッサシステム
においては、各中央処理装置の同一データブロックへの
読み出し１回毎に主記憶装置の同一のデータブロックに
アクセスする必要がらり、その度毎に主記憶装置間から
各中央処理装置のキャッシュメモリへ全く同一のデータ
のブロックが転送されることになシ、効率が悪くなると
いう課題があった。
この発明は、上記のような課題を解消するためになされ
たもので、ある条件の下において複数台の中央処理装置
が出す同一のデータブロックへのキャッシュメモリへの
読み出し要求を共通なものとして一度に行えるような、
マルチプロセッサシステムを得ることを目的とする。
たもので、ある条件の下において複数台の中央処理装置
が出す同一のデータブロックへのキャッシュメモリへの
読み出し要求を共通なものとして一度に行えるような、
マルチプロセッサシステムを得ることを目的とする。
〈課題を解決するための手段〉
この発明は、上記のような課題を解消するためになされ
たもので、ある条件の下において−りの中央処理装置の
あるデータブロックへのキャッシュメモリへの読み出し
要求によって読み出された主記憶装置のデータのブロッ
クを他の中央処理装置へも放送しキャッシュメモリ内へ
書き込めるように、キャッシュメモリ間のデータ転送用
手段と並列処理認識手段とを備えたものである。
たもので、ある条件の下において−りの中央処理装置の
あるデータブロックへのキャッシュメモリへの読み出し
要求によって読み出された主記憶装置のデータのブロッ
クを他の中央処理装置へも放送しキャッシュメモリ内へ
書き込めるように、キャッシュメモリ間のデータ転送用
手段と並列処理認識手段とを備えたものである。
〈作 用〉
この発明におけるキャッシュメモリ間のデータ転送用手
段は、キャッシュメモリ内のデータを別の中央処理装置
へ放送するためのものでめり、並列処理認識手段は、複
数台の中央処理装置によって並列処理が行われているこ
とを示す。
段は、キャッシュメモリ内のデータを別の中央処理装置
へ放送するためのものでめり、並列処理認識手段は、複
数台の中央処理装置によって並列処理が行われているこ
とを示す。
〈発明の実施例〉
以下、この発明の一実施例を図について説明する。゛第
１図において、（１）は主記憶装置、（２）は中央処理
装置、（３）は各中央処理装置毎に付けられたキャッシ
ュメモ！Ｊ、（９１は各中央処理装置（２１が主記憶装
置をアクセスするためのグローバルメモリパス。
１図において、（１）は主記憶装置、（２）は中央処理
装置、（３）は各中央処理装置毎に付けられたキャッシ
ュメモ！Ｊ、（９１は各中央処理装置（２１が主記憶装
置をアクセスするためのグローバルメモリパス。
α〔は各中央処理装置（２）のキャッシュメモリを結ぶ
データ放送用パス、α１１はその中央処理装置（２）が
並列処理動作中であることを示す並列処理モードフラグ
である。
データ放送用パス、α１１はその中央処理装置（２）が
並列処理動作中であることを示す並列処理モードフラグ
である。
Ｍ１図では、４台の中央処理装置（２）を持つマルチプ
ロセッサシステムを示している。このマルチプロセッサ
システムにおいて並列処理を行わせる時、最も単純で良
く行われる方法にプログラムのループの部分を分割する
手法がある。コンパイラなどによって自動的に並列化す
ることを前提とすると並列化の困難さから分割はこの様
な単純なものとなることが多い。例えば、第２図に示す
ように繰り返し数の多いループを４つに分割して。
ロセッサシステムを示している。このマルチプロセッサ
システムにおいて並列処理を行わせる時、最も単純で良
く行われる方法にプログラムのループの部分を分割する
手法がある。コンパイラなどによって自動的に並列化す
ることを前提とすると並列化の困難さから分割はこの様
な単純なものとなることが多い。例えば、第２図に示す
ように繰り返し数の多いループを４つに分割して。
ＤＯＡＬＬ文で示されるように変形する。Ｄ ＯＡＬ
Ｌという文は並列処理を行うことを表し、このループ内
の４つの式がそれぞれ１台の中央処理装＆ （２１に割
り当てられることを示している。つまシ、ループの繰り
返しを４つに分けて。
Ｌという文は並列処理を行うことを表し、このループ内
の４つの式がそれぞれ１台の中央処理装＆ （２１に割
り当てられることを示している。つまシ、ループの繰り
返しを４つに分けて。
ＣＰＵ０が第１番目の式の処理である繰シ返しの第１回
、５回、９回目、・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・ をＣ
ＰＵ１が第２番目の式の処理である繰シ返しの第２回、
６回、 １０回目、・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・ をＣＰ
Ｕ２が第３番目の式の処理である繰シ返しの第３回、７
回、 １１回目、・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・ をＣＰＵ
３が第４番目の式の処理である繰シ返しの第４回、８回
、 １２回目、・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・ をというよ
うに受は持つものとしている。
、５回、９回目、・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・ をＣ
ＰＵ１が第２番目の式の処理である繰シ返しの第２回、
６回、 １０回目、・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・ をＣＰ
Ｕ２が第３番目の式の処理である繰シ返しの第３回、７
回、 １１回目、・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・ をＣＰＵ
３が第４番目の式の処理である繰シ返しの第４回、８回
、 １２回目、・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・ をというよ
うに受は持つものとしている。
第３図に、この時の各中央処理装置（２）内のキャッシ
ュメモリ（３）内のデータを示している。主記憶装置（
１）内において配列人の人（１）〜人（８）が同一のブ
ロックにあるとすると、このブロックは、４つの中央処
理装置の全てに読み出される。この場合にＶｉ、ＣＰＵ
０が配列のＡ（１）を、ＣＰＵ１がその隣接する要素で
ある配列のＡ（２）を、ＣＰＵ２が更にその隣接要素の
配列のＡ（３）を、そしてＣＰＵ３がそのＡ（３）の隣
接要素の配列のＡ（４）を主記憶装置ｔｌ＋の同一のブ
ロックから読み出すことになる。この動作の流れは、こ
の後も継続されＡ（５）〜人（８）、λ（９）〜Ａｕ。
ュメモリ（３）内のデータを示している。主記憶装置（
１）内において配列人の人（１）〜人（８）が同一のブ
ロックにあるとすると、このブロックは、４つの中央処
理装置の全てに読み出される。この場合にＶｉ、ＣＰＵ
０が配列のＡ（１）を、ＣＰＵ１がその隣接する要素で
ある配列のＡ（２）を、ＣＰＵ２が更にその隣接要素の
配列のＡ（３）を、そしてＣＰＵ３がそのＡ（３）の隣
接要素の配列のＡ（４）を主記憶装置ｔｌ＋の同一のブ
ロックから読み出すことになる。この動作の流れは、こ
の後も継続されＡ（５）〜人（８）、λ（９）〜Ａｕ。
・・・・・・についても同様であり、同一のブロックが
４つの中央処理装置（２）内に共有される。このときに
は、ＣＰＵ０がＡ（１）にリクエストを出した時に、λ
ｔｌｌヲ含ｔｒブロックを、ＣＰＵ０のキャッシュメモ
リの中へ書き込むだけではなく、他の並列処理モードが
オンとなっているＣＰＵＩ、ＣＰＵ２．ＣＰＵ３へもキ
ャッシュメモリ間のデータ放送用パスαＯを経由して放
送し、それらのキャッシュメモリへも書き込んでおく。
４つの中央処理装置（２）内に共有される。このときに
は、ＣＰＵ０がＡ（１）にリクエストを出した時に、λ
ｔｌｌヲ含ｔｒブロックを、ＣＰＵ０のキャッシュメモ
リの中へ書き込むだけではなく、他の並列処理モードが
オンとなっているＣＰＵＩ、ＣＰＵ２．ＣＰＵ３へもキ
ャッシュメモリ間のデータ放送用パスαＯを経由して放
送し、それらのキャッシュメモリへも書き込んでおく。
したがってＣＰＵＩがＡ（２）を必要とする時、ＣＰＵ
２が人（３）を必要とする時、ＣＰＵ３がＡ（４）を必
要とする時には、既にキャッシュメモリ内にそれぞれの
人の要素が存在しているのでＣＰＵ１−ＣＰＵ３の主記
憶へのメモリアクセスが不要となる。
２が人（３）を必要とする時、ＣＰＵ３がＡ（４）を必
要とする時には、既にキャッシュメモリ内にそれぞれの
人の要素が存在しているのでＣＰＵ１−ＣＰＵ３の主記
憶へのメモリアクセスが不要となる。
また、上記実施例では、マルチプロセッサシステムが、
並列処理のモードで動作している時について説明したが
１通常のモードの実行時においてもある程度の効果が望
まれる。先の実施例では。
並列処理のモードで動作している時について説明したが
１通常のモードの実行時においてもある程度の効果が望
まれる。先の実施例では。
並列処理動作時に限定して、ある中央処理袋！（２）の
データの主記憶装置（１）からキャッシュメモリへの７
工ツチ時に、そのデータを全中央処理装置へ放送して、
並列処理モードフラグαＤがオンの中央処理装置（２）
のキャッシュメモ１月３）へ書き込むものとしていた。
データの主記憶装置（１）からキャッシュメモリへの７
工ツチ時に、そのデータを全中央処理装置へ放送して、
並列処理モードフラグαＤがオンの中央処理装置（２）
のキャッシュメモ１月３）へ書き込むものとしていた。
これは２通常並列処理動作時には。
前述のようにループを分割する場合が多く同一ブロック
のデータを複数の中央処理袋！（２）が、共有して使用
する可能性が非常に高いことに着目したものである。と
ころが、実際のジョブの中には。
のデータを複数の中央処理袋！（２）が、共有して使用
する可能性が非常に高いことに着目したものである。と
ころが、実際のジョブの中には。
ユーザがプログラム中で明示的に複数台の中央処理装置
（２）を使用することを宣言して処理を行わせる場合が
ある。この場合においても、複数の中央処理装置（２）
でデータを共有することがあるので。
（２）を使用することを宣言して処理を行わせる場合が
ある。この場合においても、複数の中央処理装置（２）
でデータを共有することがあるので。
ユーザが複数の中央処理袋！（２）間でデータの同一ブ
ロックをアクセスすることを認識した上で、ソフトウェ
ア的に使用する中央処理装置（２）を指定することによ
って、ある中央処理装置（２）の主記憶装置からのデー
タの７エツチのときにフェッチされたデータを全中央処
理装置へ放送して指定された中央処理装置に限って、こ
のデータを取シ込みキャッシュメモリに書き込むものと
しても目的の効果が得られる。
ロックをアクセスすることを認識した上で、ソフトウェ
ア的に使用する中央処理装置（２）を指定することによ
って、ある中央処理装置（２）の主記憶装置からのデー
タの７エツチのときにフェッチされたデータを全中央処
理装置へ放送して指定された中央処理装置に限って、こ
のデータを取シ込みキャッシュメモリに書き込むものと
しても目的の効果が得られる。
〈発明の効果〉
以上のように、この発明によればマルチプロセッサシス
テムにおけるキャッシュメモリへのデータの書き込みを
並列処理モードの時には、一つの中央処理装置よシリク
エストされた主記憶装置から読み出されたデータのブロ
ックを、全ての中央処理装置に放送して、並列処理モー
ドフラグがオンの中央処理装置のキャッジ−メモリに書
き込むようにしたので、主記憶装置からキャッシュメモ
リへのデータのロードの回数を減らすことができるので
、性能の向上に効果がおる。
テムにおけるキャッシュメモリへのデータの書き込みを
並列処理モードの時には、一つの中央処理装置よシリク
エストされた主記憶装置から読み出されたデータのブロ
ックを、全ての中央処理装置に放送して、並列処理モー
ドフラグがオンの中央処理装置のキャッジ−メモリに書
き込むようにしたので、主記憶装置からキャッシュメモ
リへのデータのロードの回数を減らすことができるので
、性能の向上に効果がおる。
第１図は、この発明の一実施例によるキャッシュメモリ
制御方式を取ったマルチプロセッサシステムを示す図、
第２因は９本システムにおいて並列処理される典型的な
プログラムの例、第３図ｔ−ｊ。 第２図で示したプログラムを本システム上で動作させた
時に各中央処理装置においてキャッシュメモリ上にデー
タがどのように分割されるかを示す図、第４図は、従来
の計算機におけるキャッシュメモリの構成と動作を示す
図、第５図は、従来のマルチプロセッサシステムの構成
図である。 図において、（１）は主記憶装置、（２）は中央処理装
置、（３）はキャッシュメモリ、（９）はグローバルメ
モリバス、０■はデータ放送用バス、α力は並列処理モ
ード７ングである。 なお２図中、同一符号は同一、又は相当部分を示す。
制御方式を取ったマルチプロセッサシステムを示す図、
第２因は９本システムにおいて並列処理される典型的な
プログラムの例、第３図ｔ−ｊ。 第２図で示したプログラムを本システム上で動作させた
時に各中央処理装置においてキャッシュメモリ上にデー
タがどのように分割されるかを示す図、第４図は、従来
の計算機におけるキャッシュメモリの構成と動作を示す
図、第５図は、従来のマルチプロセッサシステムの構成
図である。 図において、（１）は主記憶装置、（２）は中央処理装
置、（３）はキャッシュメモリ、（９）はグローバルメ
モリバス、０■はデータ放送用バス、α力は並列処理モ
ード７ングである。 なお２図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 主記憶装置と主記憶装置を共有する複数台の中央処理装
置よりなるマルチプロセッサシステムにおいて、複数台
の中央処理装置によって並列に処理が行われているとき
にその中央処理装置が並列処理を行っている中央処理装
置群の一つであることを認識する手段と、複数台の中央
処理装置のキャッシュメモリ間で互いにデータを転送で
きる手段とを備え、中央処理装置からの主記憶読み出し
リクエスト時にリクエストされた主記憶装置からの読み
出しデータを全ての中央処理装置に対して放送し、それ
ぞれのキャッシュメモリへの書き込みを行えることを特
徴としたキャッシュメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63079503A JPH01251249A (ja) | 1988-03-31 | 1988-03-31 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63079503A JPH01251249A (ja) | 1988-03-31 | 1988-03-31 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251249A true JPH01251249A (ja) | 1989-10-06 |
Family
ID=13691737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63079503A Pending JPH01251249A (ja) | 1988-03-31 | 1988-03-31 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251249A (ja) |
-
1988
- 1988-03-31 JP JP63079503A patent/JPH01251249A/ja active Pending
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