JPH01251395A - シフトレジスタおよびシフトレジスタシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はシフトレジスタ回路および、シフトレジスタシ
ステムに関するものである。

従来の技術 データの高速処理化、デジタル処理化に伴い、データの
転送あるいは、データ出力において、任意昂”の遅延を
データに与えたり、外部クロックの同１期をとることが
必要である。また、映像用信号などは、高速処理が必要
なため、データの並列処理を行う場合が多い。この場合
、複数ビットのデータに同時に遅延を与える処理を行う
回路を設けなければならない。

従来、このような場合に用いられていたシフトレジスタ
について以下に説明する。

第１１図は一般的に用いられてきたと考えられるシフト
レジスタの回路図を示すものである。第１１図において
、１０１はクロック信号線で、１０２はクロックを反転
させるインバータ、１０３はインバータ１０２によって
反転したクロックを伝達する反転クロック信号線、１０
４は入力データを送るドライバ、１０６は入力データ線
、１０７は外部からの信号を受けて、段数制御信号を発
生する段数制御信号発生回路である。１１１，１１３゜
１１５はＰチャンネルトランジスタのゲートに、クロッ
ク信号線１０１を、Ｎチャンネルトランジスタのゲート
に、反転クロック信号線１０３を接続したトランスファ
ゲート、１１２　、１１，４　。

１１６は、Ｐチャンネルトランジスタのゲートに反転ク
ロック信号線１０２を、Ｎチャンネ／Ｌ／　）ランジス
タのゲートにクロック信号線１０１を接続したトランス
ファゲート、１２１〜１２６はインバータ、１４１，１
４３，１４５は段数制御信号により制御され、それぞれ
入力データ線１ｏ６゜転送データ線１７４，１７８と、
出力データ線１９０を接続するトランスファゲート、１
５１゜１５３．１５５は段数制御信号を反転させるイン
バータ、１６１．１６３，１６５はそれぞれインバータ
１６１．１６３，１６５からの反転制御信号を伝達する
反転段数制御信号線、１６２，１６４゜１６６は段数制
御信号発生回路１０７からの段数制御信号を送る段数制
御信号線、１７１〜１８２はシフトレジスタにおいてデ
ータが転送される転送データ線、１９０は出力データ線
である。

以上のように構成された第１１図のシフトレジスタにお
いては、ｎ段あるシフトレジスタでデータを転送する際
にクロックのｍ周期分の遅延（ｎ）ｍ）でデータを出力
したい場合外部信号を受けて段数制御信号発生回路１０
７から段数制御信号が送られる。例えば、クロック１周
期分の遅延でデータを出力したい場合、段数制御信号線
１６４７５（”Ｈ”レベルとなり、インバータを介して
反転段数制御信号線１６３は′Ｌ”レベルとなる。段数
制御信号線１６４１反転段数制御信号線１６３に接続し
ているトランスファゲート１４３が開き転送データ線１
７４と出力データ線１９０が接続される。従ってドライ
バ１０４により入力データ線１０６を介して、シフトレ
ジスタに入力されたデータはクロック信号線１０１がＬ
”レベル９反転クロック信号線１０３が”Ｈ”レベルの
ときにトランスファゲート１１１が開き、転送データ１
７１へ送られ、インバータ１２１を介して入力データの
反転信号が転送データ線１７２に送られる。次に、クロ
ック信号線１０１がＨ”レベル、反転クロック信号線１
０３がＬ”レベルになったときにトランスファゲート１
１２が開き、入力データの反転信号が転送データ線１７
３に送られ、インバータ１２２を介して、入力データが
転送データ線１７４へ送られ、トランスファゲート１４
３を通って出力データ線１９０に送られる。このように
して、入力データは段数制御信号によってＯＮの状態に
なった転送段途中のトランスファゲートを通じて出力さ
れる。

第１２図は、従来のシフトレジスタを用いたデータフィ
ルりのブロック図である。これは、二宮「衛星を使うハ
イビジョンテレビ放送の伝送方式″ＭＵＳＥ”」日経エ
レクトロニクス１９８７年１１月２日号＆４３３ＰＰ、
１８９−、−２１２に示されている。第１２図において
、１９１がフレーム遅延線、１９２はＭＵＳＥデータ入
力端子、１９３〜１９６は１Ｈデ一タ分の遅延線、１９
７は従来のシフトレジスタ、１９８は内挿されたデータ
の出力端子、１９９は垂直動きベクトル切り換えスイッ
チ、２００は水平動きベクトル切り換えスイッチである
。

以上のような構成をとるシステムについてその動作を述
べる。データは、ＭＵＳＥ入力端子１９２から入力し、
垂直動きベク）／し切り換えスイッチ１９９によって、
必要な本数の１Ｈ遅延線１９３〜１９６を通過し、遅延
をかけて、シフトレジスタ１９７に入力される。シフト
レジスタ１９７に入力したデータは、水平動きベクトル
切り換えスイッチ２００により、任意の段数を通過して
出力端子１９８から出力される。

発明が解決しようとする課題 しかしながら、従来の第１１図のような構成では、入力
データがトランスファゲート１４３あるいは１４６ある
いは１４７を介して、転送データ線１７４，１７８，１
８２から出力データ線１９０へ送られる。このときに、
出力データ線の容量が、複数段のシフトレジスタの場合
、大きくなり、遅延時間が大きくなるという問題点を有
している。

したがってこの構成ではシフトレジスタの各転送段のイ
ンバータのトランジスタの駆動能力を大きくするため、
転送段のトランジスタのサイズを大きくする必要があり
、集積化したときのシフトレジスタの回路面積が非常に
大きくなるという問題点を有していた。

特に、映像信号処理などのデータ並列処理の場合には、
多数のシフトレジスタが必要なため、回路面積の増大と
消費電流の増加が問題点となっていた。

また第１２図の構成において、シフトレジスタ１９７の
各転送段のトランジスタは水平動きベクトル切り換えス
イッチ２ｏＯを介してデータを出力しなければならない
ため、トランジスタサイズが大きくなり、シフトレジス
タ１９７の集積化回路面積が大きくなるという問題点を
有していた。

さらにはシステムの消費電力も増大するという問題点を
有していた。

本発明は遅延時間が小さく、構成素子サイズの小さい段
数制御可能シフトレジスタを提供することを目的とする
。

また、本発明は、半導体集積化に際し、回路面積の増加
が抑制され、集積回路化に適したシフトレジスタを得る
ことを目的とする。

さらに、本発明は、低消費電力化に好適で、消費電力の
少ない半導体集債化シフトレジヌタを提れたシフトレジ
スタシステムを提供することを目的とする。

課題を解決するための手段 本発明は、入力データが転送される転送段が複数個シリ
ーズ接続され、出力部より前記入力データが遅延されて
出力されるデータ転送部と、段数制御信号によって開閉
が制御され、それぞれの前記転送段に接続された段数制
御トランスファゲートとを備え、前記段数制御信号にて
選択された特定の前記段数制御トランスファゲートを開
状態となし、この開状態の前記段数制御トランスファゲ
ートを通して前記入力データを特定の前記転送段に入力
し、前記入力データを、前記特定の転送段から前記出力
部まで転送して前記出力部から出力することを特徴とす
るシフトレジスタである。

作　　　用 本発明は前記した構成によシ、段数制御ゲートを介して
入力データをシフトレジスタの転送データ線（転送段）
に送るので、入力データのドライバの駆動能力をあげる
だけで、各転送段のトランジスタサイズを大きくする必
要がなく、遅延時間の少ない段数制御可能なシフトレジ
スタとなる。

したがって、本発明では、各転送段を構成するトランジ
スタのサイズの増大の必要がなく、回路面積の増加も最
小限に抑制される。

実施例 第１図は、本発明の第１の実施例におけるシフトレジス
タの論理図を示す。第１図のシフトレジスタにおいて、
データ転送部６のデータ転送段は、トランスファゲート
１１〜１６とインバータ２１〜２６ならびに転送データ
線７０〜８１にて構成されている。入力データは、ドラ
イバ４を介してトランスフアゲ−）４１，４３．・・・
４６，４了に入力され、段数制御信号発生回路７にて選
択されたトランス７アゲート４１〜４７のいずれかを介
して転送部６の特定のデータ転送段に入力される。

そして、転送されたデータは、出力段のインバータ２６
から出力される。

このように、第１図のシフトレジスタは、転送段６の任
意の転送段に入力データが入力され、同一の出力段から
出力される動作となる。

第１図を詳しく述べる。１はクロック信号線で、２はク
ロックを反転させるインバータ、３はインバータ２によ
って反転したクロックを伝達する反転クロック信号線、
４は入力データを送るドライバ、５は入力データ線、７
は外部からの信号を受けて、段数制御信号を発生する段
数制御信号発生回路である。段数制御信号発生回路７に
は、デコーダなどを用いる。１１“〜１６はクロック信
号と反転クロック信号により制御され転送段を構成する
トランスファゲートでアリ、トランスフ７ゲー）１１，
１３．１５のＰチャンネルトランジスタのゲートには反
転クロック信号線３を、Ｎチャンネルトランジスタのゲ
ートにクロック信号線１を接続している。トランスフ７
ゲー）１２，１４゜１６のＮチャンネルトランジスタの
ゲートには反転クロック信号線３を、Ｐチャンネルトラ
ンジスタのゲートに、クロック信号線１を接続している
。

２１．２３．２６は、インバータ、２２．２６は段数制
御信号によって制御されるクロックドインバータである
。

４１．４３，４５，４７ば、段数制御信号により、制御
され、それぞれ入力データ線５と転送データ線７０．７
４．７８．８２を接続する段数制御トランスファゲート
、６１．６３，６５，５７は段数制御信号を反転させる
インバータ、６１゜６３．６５．６７はそれぞれインバ
ータ６１゜５３．５６．６７からの反転段数制御信号を
伝達する反転段数制御信号線、６２，６４，６６．６８
は段数制御信号発生回路７からの段数制御信号を伝達す
る段数制御信号線、７０〜８１はシフトレジスタにおい
てデータが転送される転送データ線である。８２は転送
データ出力線であり、シフトレジスタの所定数の転送段
を通過したデータが出力する。

第２図は、第１図に示す本実施例のシフトレジスタを回
路図で示した一例である。第２図により、第１の実施例
の回路の一例を述べ、本実施例の動作について説明する
。第２図において、３１．３２及び３５．３６はそれぞ
れクロックドインバータ２２．２６を段数制御信号によ
って制御する転送データ停止ゲートとなるＭＯＳ）ラン
ジスタである。

本実施例のｎ段のシフトレジスタにおいて、例えばクロ
ック（ｎ−１）周期の遅延を生じさせてデータを転送し
たい場合、外部信号を受けて段数制御信号発生回路７か
ら段数制御信号が送られ、段数制御信号線６４が”Ｈ”
レベルとなりインバータ６３を介して反転段数制御信号
線６３は”Ｌ”レベルとなる。段数制御信号線６４２反
転段数制御信号線６３に接続している段数制御トランス
７７ゲー１４３が開いて、ドライバ４によって送られた
入力データが、入力データ線５を通シ、段数制御トラン
スファゲート４３を介して転送段の転送データ線７４へ
送られる。転送データ線７４へ送られた入力データは、
クロック信号線１がＬ”レベル、反転クロック信号線３
がＨ”レベルになったときに、トランスファゲート１３
を介して、インバータ２３へ送られ、クロック信号線１
が′Ｈ”レベル、反転クロック信号線３がＬ”レベルに
なったときにトランスファゲート１４が開き、転送デー
タ線７７へ送られる。データはその後次段へと順次転送
されていく。この場合、段数制御信号線６２，６６．６
８はＬ”レベル、反転段数制御信号線６１，６５．６７
はＨ”レベルなので、段数制御トランスフアゲ−）４１
，４６゜４７は閉じている。クロックドインバータ２６
において段数制御信号線６８が′Ｌ”レベル、反転段数
制御信号線６７が”Ｈ”レベルなので、転送データ停止
ゲー）３５．３６は共にＯＮの状態であす、クロックド
インバータ２６は、インバータとして動作する。したが
って、入力データは（ｎ−１）周期分のクロックののち
、シフトレジスタから出力される。また、段数制御信号
線６４が”Ｈ″レベル反転段数制御信号線６３は”Ｌ”
レベルであるため、転送データ停止ゲート３１゜３２は
ＯＦＦとなり、クロックドインバータ２２は動作しない
。このため、シフトレジスタの１段めであるトランスフ
ァゲート１１，１２．インバータ２１は切断され、シフ
トレジスタの動作に関係しない。

一方、クロックによる遅延なく入力データを出力したい
場合は、段数制御信号発生回路７にょシ、段数制御信号
線６８をＨ”レベルに、インバータ５７を介して反転段
数制御信号線６７をＬ”レベルにし、段数制御トランス
ファゲート４了を開けることにより、入力データ線５と
転送データ出力線８２が接続され、直接出力される。転
送データ停止ゲート３５．３６はＯＦＦとなり、クロッ
クドインバータ２６は動作しない。従って最終転送段ま
での転送段は転送データ出力線８２と切り離される。

以上のように本実施例によれば、段数制御信号発生回路
７から段数制御信号をゲート信号とする段数制御トラン
スファゲート４１，４３，４６゜４７を設け、入力デー
タ線５と、転送データ線７０゜７４．７８及び転送デー
タ出力線８２を接続し、段数制御信号をゲート信号とす
る転送データ停止ゲート３１，３２，３５，３６を設け
ることによシ、段数制御信号によって、任意の転送段に
入力データを入力し、シフトレジスタの転送段数を変化
させることが可能となる。この構成のシフトレジスタは
、入力データを送るドライバ４の駆動能力を大きくする
ことにより、入力データが小さい遅延時間で、転送デー
タ線に送られると、その後は通常のシフトレジメタと同
様の動作なので、遅延時間の増加はなく、かつ転送段の
トランジスタの駆動能力を大きくする必要もない。した
がって、半導体集積回路に作成した場合、回路面積の増
加を抑制し、遅延時間の増加もほとんどない、段数制御
可能なシフトレジスタが実現できる。

また、従来例のシフトレジスタではその全段がデータを
転送し、動作していたのに比べ、本実施例によれば、転
送データ停止ゲートを設けることによシ、データ入力段
より前にあるシフトレジスタの各転送段は、データ転送
に関与しないため、この部分を動作状態としておく必要
がなく、さらに消費電流が少なくなる。

以下の表は、従来例と本実施例の回路面積と消費電流の
比較図である。

従来のシフトレジスタを１ｏＯとしている。

以上のように、集積化したときの回路面積が小さく、消
費電流が少ないレジスタ長の変化可能なシフトレジスタ
を提供することができる。

なお、第１の実施例において段数制御信号発生回路７を
設けずに外部から、直接段数制御信号を入力してもよい
。

なお、第１の実施例において、クロックドインバータ２
２．２６は、第３図に示すようにそれぞれインバータ４
８７，４９３（！：、）ランヌファゲート４ｓｓ、４９
４で構成してもよい。

第４図は、本発明の第２の実施例のシフトレジスタの倫
理図である。第４図において、第１の実施例である第２
図の構成と異なるのは、インバータ３８６．３９０．３
９２とクロック信号及び反転クロック信号で制御される
クロックドインバータ３８５．３８９．３９１から成る
ランチ回路があり、インバータ２２と２６が、それぞれ
段数制御信号９反転段数制御信号により制御されるクロ
ックドインバータ３８８．３９４とクロック信号及び反
転クロック信号で’Ｍ制御されるクロックドインバータ
３８７と３９３から成るランチ回路となっていることで
ある。

他は、第２図の構成と同様なものである。

ｆｎ前記のように構成された第２の実施例の動作につい
て以下その動作を説明する。

本実施例のｎ段のシフトレジスタにおいて、例えばクロ
ック（ｎ−１）周期の遅延を生じさせてデータを転送し
たい場合、外部信号を受けて段数制御信号発生回路７か
ら段数制御信号が送られ、段数制御信号線６４がＨ”レ
ベルとなりインノく一タＳ３を介して反転段数制御信号
線６３は“Ｌ”レベルとなる。段数制御信号線６４１反
転段数制御信号線６３に接続している段数制御トランス
ファゲート４３が開いて、ドライバ４によって送られた
入力データが、入力データ線５を通り、段数制御トラン
スファゲート４３を介して転送データ線７４へ送られる
。転送データ線７４へ送られた入力データは、クロック
信号線１が”Ｌ”レベル。

反転クロック信号線３がＨ”レベルになったときに、ト
ランスファゲート１３を介して、インバータ３９０へ送
られ、クロック信号線１が″Ｈルベル、反転クロック信
号線３が”Ｌ”レベルになったときにトランスファゲー
ト１４が開き、転送データ線７７へ送られる。クロック
信号線１が”Ｈ”レベル、反転クロック信号線３が”Ｌ
”し・ベルの間、クロックドインバータ３８９が動作シ
てインバータ３９０とラッチ回路を構成するため、デー
タが保持される。データは順次、次段へと転６５．６７
は”Ｈ”レベルなので、段数制御トランスフアゲ−）４
１．４５．４７は閉じている。

クロックドインバータ３９４につながっている段数制御
信号線６８が”Ｌ”レベル、反転段数制御信号線６７が
Ｈ”レベルなので、クロックドインバータ３９４は、イ
ンバータとして動作する。

したがって、入力データは（ｎ−１）周期分のクロック
ののち、シフトレジスタから出力される。

また、段数制御信号線ｅ４が”Ｈ”レベル、反転段数制
御信号線６３は”Ｌ”レベルであるため、クロックドイ
ンバータ３８８は動作しない。このため、シフトレジス
タの１段めであるトランスフアゲ−）１１．１２．イン
バータ２１は切断され、シフトレジスタの動作に関係し
ない。

一方、クロックによる遅延なく入力データを出力したい
場合は、段数制御信号発生回路７により、段数制御信号
線６８をＨ”レベルに、インバータ５７を介して反転段
数制御信号線６７をＬ”レベルにし、段数制御トランス
ファゲート４７を開けることにより、入力データ線６と
転送データ線８２が接続され、直接出力される。このと
き、クロックドインバータ３９４は動作しない。従って
最終段は転送データ線８２と切り離される。

以上のように本実施例によれば、段数制御信号発生回路
７から段数制御信号をゲート信号とする段数制御トラン
スフアゲ−）４１．４３，４６゜４７を設け、入力デー
タ線５と、転送データ線７０゜７４．７８及び転送デー
タ出力線８２を接続し、クロックドインバータ３８８．
３９４を設けることにより、段数制御信号によって、シ
フトレジスタの段数を変化させることが可能となる。

寸た、第４図のごとく、インバータ２１，２２゜２３．
２５．２６を、り・ロック信号及び反転クロック信号に
よって制御されるラッチ回路とすることにより、各転送
段において時間に関係なくデータの保持が可能となるた
め、ｐＪＪｊｌの実施例よりも長時間の遅延時間の設定
ができ、任意の段数を設定できるシフトレジスタが構成
される。

第５図は、本発明の第３の実施例を示す本発明のシフト
レジスタを用いたデータ処理回路のブロック図である。

本実施例は、二宮「衛星を使うハイビジョン放送の伝送
方式ＭＵＳＥＪ日経エレクトロニクス１９８７年１１月
２日号ノ＆４３３　ＰＰ、１８９−２１２記載のデータ
フィルタに、本発明のシフトレジスタを用いたものであ
る。

第６図において、５８９は転送データ出力線、５９１は
フレーム遅延線、６９２はｍＵＳＥデータ入力端子、５
９３〜５９６は１Ｈデ一タ分の遅延線、５９７はシフト
レジスタ、５９８はデータ出力端子、５９９は垂直動き
ベク）　／ｌ／切り換えスイッチ、６００は水平動きベ
クトル切り換えスイッチである。８０１はシフトレジス
タの入力データドライバである。

前記のように構成された第４の実施例について以下その
動作を説明する。

データは、ＭＵＳＥ端子５９２から入力し、垂直動きベ
クトル切り換えスイッチ６９９によって必要な遅延量の
１Ｈ遅延線５９３〜５９６を通過し、任意の遅延をかけ
る。次に、シフトレジスタ入力データドライバ６０１を
介し、水平動きベクトル切り換えスイッチ６００により
、シフトレジスタ５９７の特定の転送段を通し、転送デ
ータ出力線５８９全通して出力端子５９８から出力され
る。

以上のように、本実施例によれば、シフトレジスタ入力
データドライバ６０１の駆動能力を大きくするだけで遅
延のない出力データを得ることができる。したがって任
意の遅延をあたえるためのシフトレジスタ５９７を、本
発明のシフトレジスタとすることにより、データに遅延
をかける回路システムを、面積を小さく、消費電力を少
なく集積化して作ることが可能である。

第６図は、本発明の第４の実施例を示す本発明のシフト
レジスタを複数個用いて構成したデータ遅延回路のブロ
ック図であり、後述する第８図のシステムに用いられる
例である。第６図において７０１はシフトレジスタＡ、
７０２は段数制御信号発生回路Ａ、７０３はシフトレジ
スタＢ（たとえば水平動き補正用）、７０４は段数制御
信号発生回路Ｂ、７０５は入力データ、７０６はシフト
レジスタＡ入力データ線、７ｏ７はシフトレジスタＢの
入力データ線、７０８はシフトレジスタ出力端子である
。

以上のように構成された本実施例のシフトレジスタにつ
いて以下にその動作を説明する。

数段制御信号発生回路７０２よりシフトレジスタ７０１
のデータ入力段が選択される。シフトレジスタ７０１の
入力データ線７０６を介し、選択されたシフトレジスタ
７０１の入力段に入力データ７０６が入力し、シフトレ
ジスタ７０１を順次転送され、シフトレジスタ７０３の
入力データ線７０７へと送られる。

段数制御信号発生回路７０４により、シフトレジスタ７
０３の入力段が設定され、シフトレジスタ７０３０入カ
データ線７０７より、データが送られる。

シフトレジスタ７０３へ入力したデータは順次転送され
、任意量の段数を通過し、シフトレジスタ出力端子７０
８からデータが出力される。

以上のように本実施例によれば、シフトレジメタ７０１
とシフトレジスタ７０３を接続して設けることにより、
シフトレジスタ７Ｑ１で、遅延されたデータをシフトレ
ジスタ７０３で前記シフトレジスタ７０１と異なる遅延
時間を与えて出力することが可能である。つまり複数個
のシフトレジスタを設けることにより、遅延量の制御が
シフトレジスタ７０１とシフトレジスタ７０３と２系統
で、独立して行うことができ、なおかつ２種類の遅延の
合計をデータに与えることが可能である。

これにより、シフトレジスタ７０１で与える遅延量と、
シフトレジスタで設定した遅延量を合計する演算回路が
不要になり、２系統の遅延量を独立に制御することが可
能である。

本実施例において、シフトレジスタ７０１とシフトレジ
スタ７０３の物理的距離が集積回路上で近く、なおかつ
、シフトレジスタ７０１の最終段の出力ドライバの駆動
能力が十分にある場合は、シフトレジスタＢ（７０３）
のデータ入力ドライバを設けなくてもよい。このように
、複数個のシフトレジスタを用いる場合は特に、回路面
積及び消費電流が増大するので、本発明のシフトレジス
タが有効である。

第７図は、本発明の第５の実施例である本発明のシフト
レジスタを搭載した映像用半導体メモリのデータフロー
チャートである。

第７図において、７１６は入力バッファ、７１６はシリ
アルパラレル変換回路、７１７は書き込み回路、７１８
はセルアレイ、了１９は読み出し回路、７２０はパラレ
ルシリアル変換回路、７２１は出力回路、７２２は出力
バッファである。

以上のように構成された本実施例の映像用メモリについ
て以下にその動作を説明する。

８ビア）パラレルに入力したデータは、入力パノファ７
１６を介して、シリアルパラレル変換回路７１６でそれ
ぞれ８ビツトパラレルにつまり全体として６４ビツトパ
ラレルに変換され、書き込み回路７１７により、セルア
レイ７１８に書き込まれる。

セルアレイ７１８に書き込まれたデータは、読み出し回
路７１９によシロ４ピット同時に読み出される。次に、
パラレルシリアル変換回路７２０で、それぞれ８ビット
分がシリアルに変換され、８ビツトパラレルに、出力回
路７２１に送られる。

そして、８ビツトパラレルに、出力バッフ１７２２から
出力される。

次に第８図は、本実施例における映像用メモリの読み出
し回路７１９以降の回路ブロック図である。

第８図において、７１９は読み出し回路、７２０はパラ
レルシリアル変換回路、７２１は出力回路、７２２は出
力バッファ、７２３は出力パソド、７２６は第１シフト
レジスタ、７２６は第２シフトレジヌタである。７２７
〜７３０はインバータである。

本実施例の映像用メモリには、第８図の回路が８１固パ
ラレルに搭載されている。

第９図は、第６図を応用した本発明の第５の実施例にお
ける映像用メモリ搭載のシフトレジスタのブロック図で
ある。第９図は第８図の一部を示している。第９図にお
いて、７２５は第１シフトレジスタ、７２６は第２シフ
トレジスタ、７３１は第１シフトレジスタデータ転送部
、７３２は第１段数制御信号発生回路、７３３は第２シ
フトレジスタデータ転送部、７３４は第２段数制御信号
発生回路、７３６はシフトレジスタ入力端子、７３６は
シフトレジスタ出力端子、７３７は第２シフトレジスタ
データ入力線である。

前記のように構成された第６の実施例について以下その
動作を説明する。

読み出し回路７１９により読み出されたデータは、ラッ
チ回路により構成されるパラレルシリアル変換回路７２
０で、８ビツトシリアルに変換される。変換されたデー
タは、出力回路７２１に送られ、インバータ７２７〜７
２９を通り、シフトレジスタ入力端子７３６を介して第
１シフトレジスタ７２６へ入力する。第１段数制御信号
発生回路により水平トリミング量に応じた段数が指定さ
れ、第１シフトレジスタデ〒り転送部７３１を必要段数
通過し、遅延を与えられ、第２シフトレジヌタデータ入
力線７３７へ送られる。第２シフトレジスタ７２６では
、第２段数制御信号発生回路７３４により、水平動き補
正量に応じた段数が指定され、第２シフトレジスタデー
タ転送部７３３を必要段数通過して、シフトレジスタ出
力端子７３６から出力する。第１シフトレジスタ７２６
と、第２シフトレジスタ７２６を通過し、遅延を与えら
れたデータは、インバータ７３０を介して出カバソファ
７２２へと送られる。出力パッド７２３から８ビツトパ
ラレルに出力される。

以上のように本実施例において、この映像用メモリに、
第１シフトレジスタが８個、第２シフトレジヌタが８個
必要である。

したがって、多数のシフトレジスタを搭載する必要のあ
る映像用メモリの場合、本発明のシフトレジスタにより
、回路面積を小さくすることが効果的である。

また本発明では、従来のシフトレジスタに比べ、消費電
流を小さく抑えることも可能である。

第１０図は、第６の実施例の映像用メモリのチップ配置
図である。

第１０図において、７１５は入カパッファ、７１６はシ
リアルパラレル変換回路、７１８はセルアレイ、７２ｏ
はパラレルシリアル変換回路、７２１は出力回路、７２
２は出力バッファ、７５０はタイミング発生回路、７６
１はアドレス発生回路、７５２は電源回路、７６３はロ
ウデコーダ、７５４はコラムデコーダ、７５５はセンス
アンプ制御回路、７６６はロウ系制御回路である。

第６の実施例においては、１６個もの遅延用シフトレジ
スタを用いているので本発明のシフトレ回路面積で動作
することが要求される。一方では、複数ビットのデータ
を並列処理するので、多数の遅延用回路を搭載しなけれ
ばならない。

そこで本実施例のように、本発明のシフトレジスタを用
い、映像用メモリにおいて低消費電力で、小さい回路面
積で、並列にデータ遅延回路を実現することが可能であ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例のシフトレジスタの論理
図、第２図は本発明の第１の実施例のシフトレジスタの
回路図、第３図は本発明の第１の実施例における他のシ
フトレジスタの回路図、第４図は本発明の第２の実施例
のシフトレジスタの論理図、第６図は本発明の第３の実
施例におけるシフ）Ｌ／レジスタ用いたデータ処理回路
の一例のブロック図、第６図は本発明の第４の実施例を
示す本発明のシフトレジスタを用いたデータ遅延回路の
ブロック図、第７図は本発明の第６の実施例を示す本発
明のシフトレジスタを搭載した映像用メモリのデータフ
ローチャート、第８図は本発明の第５の実施例における
映像用メモリの読み出し回路から出力パッドまでの回路
ブロック図、第９図は本発明の第６の実施例における映
像用メモリ搭載のシフトレジスタのブロック図、第１０
図は本発明の第６の実施例を用いた映像用メモリのチッ
プ配置図、第１１図は一般的に産室されるシフトレジス
タの予想回路図、第１２図は従来のシフトレジスタを用
いた映像信号処理システムの一例のブロック図である。 １・・・・・・クロック信号線、２・・・・・・インバ
ータ、３・・・・・・反転クロック信号線、４・・・・
・・ドライバ、５・・・・・・入力データ線、７・・・
・・・段数制御信号発生回路、１１〜１６・・・・・・
トランスファゲート、２１・・・・・・インバータ、２
２・・・・・・クロックドインバータ、２３・・・・・
・インバータ、２５・・・・・・インバータ、２６・・
・・・・クロックドインバータ、３１．３２・・・・・
・転送データ停止ゲート、３５．３６・・・・・・転送
データ停止ゲート、４１．４３，４５．４７・・・・・
・段数制御トランスファゲート、５１．５３，５５．５
７・・・・・・インバータ、６１．６３，６５．６７・
・・・・・反転段数制御信号線、６２．６４．６６．６
８・・・・・・段数制御信号線、７０〜８１・・・・・
・転送データ線、８２・・・・・・転送データ出力線。

Claims (1)

1. 【特許請求の範囲】 （１）入力データが転送される転送段が複数個シリーズ
   接続され、出力部より前記入力データが遅延されて出力
   されるデータ転送部と、段数制御信号によって開閉が制
   御され、それぞれの前記転送段に接続された段数制御ト
   ランスファゲートとを備え、前記段数制御信号にて選択
   された特定の前記段数制御トランスファゲートを開状態
   となし、この開状態の前記段数制御トランスファゲート
   を通して前記入力データを特定の前記転送段に入力し、
   前記入力データを、前記特定の転送段から前記出力部ま
   で転送して前記出力部から出力することを特徴とするシ
   フトレジスタ。 （２）各転送段が転送用トランスファゲートと転送停止
   ゲートを含み、段数制御信号にて、入力データが入力さ
   れた特定の転送段の前段の前記転送段の転送停止ゲート
   を閉状態とすることを特徴とする特許請求の範囲第１項
   記載のシフトレジスタ。 （２）段数制御トランスファゲートへの入力データを、
   ドライバ手段を介して行うことを特徴とする特許請求の
   範囲第１項記載のシフトレジスタ。 （４）入力データが転送される転送段が複数個シリーズ
   接続され、出力部より前記入力データが遅延されて出力
   されるデータ転送部と、段数制御信号によって開閉が制
   御され、それぞれの前記転送段に接続された段数制御ト
   ランスファゲートとを備え、前記段数制御信号にて選択
   された特定の前記段数制御トランスファゲートを開状態
   となし、この開状態の前記段数制御トランスファゲート
   を通して前記入力データを特定の前記転送段に入力し、
   前記入力データを、前記特定の転送段から前記出力部ま
   で転送して前記出力部から出力する第１、第２のシフト
   レジスタを接続し、前記第１のシフトレジスタで遅延さ
   れたデータを、第２のシフトレジスタで前記第１のシフ
   トレジスタと異なる遅延時間を与えて出力することを特
   徴とするシフトレジスタシステム。 （５）映像用メモリにおけるセルアレイからの読み出し
   データに、前記第１のシフトレジスタで水平トリミング
   量の遅延を与え、第２のシフトレジスタで水平動き補正
   量の遅延を与えて出力することを特徴とする特許請求の
   範囲第４項記載のシフトレジスタシステム。 （６）映像用メモリにおけるセルアレイからのｎビット
   並列の読み出しデータに、前記ｎ個並列に設けた第１の
   シフトレジスタで水平トリミング量の遅延を与え、ｎ個
   並列に設けた第２のシフトレジスタで水平動き補正量の
   遅延を与えて出力することを特徴とする特許請求の範囲
   第４項記載のシフトレジスタシステム。