JPH03203099A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH03203099A JPH03203099A JP1340226A JP34022689A JPH03203099A JP H03203099 A JPH03203099 A JP H03203099A JP 1340226 A JP1340226 A JP 1340226A JP 34022689 A JP34022689 A JP 34022689A JP H03203099 A JPH03203099 A JP H03203099A
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- shift register
- circuit
- flip
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シフトレジスタに関し、特に初期化のため
の構成に係るものである。
の構成に係るものである。
第２図は従来のシフトレジスタのブロック図である。
同図において、１． ａ −ｎ ａはｎビット用のシフ
トレジスタセル、１ ｂ −ｎ ｂ及び］、 ｄ −ｎ
ｄは先頭ビット選択信号１ｆ−ｎｆにより開閉される
ゲート回路、１ｃ−ｎｃはゲート回路１ｄ−ｎｄへの先
頭ビット選択信号Ｉｆ−ｎｆを反転するインバータ回路
、１ｅ−ｎｅはゲート回路１ｂ−ｎｂ又は１ｄ−ｎｄか
らの出力信号をデータ端子りへの入力とし後述する初期
化回路の２つの出力をそれぞれセット端子Ｓへの入力及
びリセット端子Ｒへの入力とするビット用フリップフロ
ップ回路、１ ｈ −ｎ ｈは初期化信号Ｓ１と選択信
号１ｆ−ｎｆを入力とする初期化回路、１ｇ〜（ｎ−１
）ｇはフリップフロップ回路１ｅ〜（ｎ−１）ｅのＱ出
力信号であり、それぞれ次ビットのシフトレジスタセル
２ａ−ｎａのゲート回路２ｄ−ｎｄＯん力信号となり、
最終ビットのシフトレジスタセルｎａのフリップフロッ
プ回路ｎｅの出力信号ｎｇは各ゲート回路１ ｂ −ｎ
ｂの入力信号となる。
トレジスタセル、１ ｂ −ｎ ｂ及び］、 ｄ −ｎ
ｄは先頭ビット選択信号１ｆ−ｎｆにより開閉される
ゲート回路、１ｃ−ｎｃはゲート回路１ｄ−ｎｄへの先
頭ビット選択信号Ｉｆ−ｎｆを反転するインバータ回路
、１ｅ−ｎｅはゲート回路１ｂ−ｎｂ又は１ｄ−ｎｄか
らの出力信号をデータ端子りへの入力とし後述する初期
化回路の２つの出力をそれぞれセット端子Ｓへの入力及
びリセット端子Ｒへの入力とするビット用フリップフロ
ップ回路、１ ｈ −ｎ ｈは初期化信号Ｓ１と選択信
号１ｆ−ｎｆを入力とする初期化回路、１ｇ〜（ｎ−１
）ｇはフリップフロップ回路１ｅ〜（ｎ−１）ｅのＱ出
力信号であり、それぞれ次ビットのシフトレジスタセル
２ａ−ｎａのゲート回路２ｄ−ｎｄＯん力信号となり、
最終ビットのシフトレジスタセルｎａのフリップフロッ
プ回路ｎｅの出力信号ｎｇは各ゲート回路１ ｂ −ｎ
ｂの入力信号となる。
また、第３図はシフトレジスタセル１ａ−ｎａのうちｉ
番目のシフトレジスタセルｉａの初期化回路ｉｈの結線
図であり、ｆｔは選択信号ｉｆを反転した信号ｉｗを出
力とするインバータ回路、ｉｕは信号ｉｗと初期化信号
Ｓ１を入力とし信号ｉｓをフリップフロップ回路ｉｅの
セット端子Ｓに出力する２入力ＥＸ−ＮＯＲ回路、ｉｖ
は選択信号ｉｆと初期化信号Ｓ１を入力とし信号ｉｒを
フリップフロップ回路ｉｅのリセット端子Ｒに出力する
２入力ＡＮＤ回路である。
番目のシフトレジスタセルｉａの初期化回路ｉｈの結線
図であり、ｆｔは選択信号ｉｆを反転した信号ｉｗを出
力とするインバータ回路、ｉｕは信号ｉｗと初期化信号
Ｓ１を入力とし信号ｉｓをフリップフロップ回路ｉｅの
セット端子Ｓに出力する２入力ＥＸ−ＮＯＲ回路、ｉｖ
は選択信号ｉｆと初期化信号Ｓ１を入力とし信号ｉｒを
フリップフロップ回路ｉｅのリセット端子Ｒに出力する
２入力ＡＮＤ回路である。
ただし、第２図において、Ｓ２は初段のシフトレジスタ
セル１ａのゲート回路１ｄを常にローレベル（以下りと
いう）に保持するためのプルダウン信号である。
セル１ａのゲート回路１ｄを常にローレベル（以下りと
いう）に保持するためのプルダウン信号である。
なお、初期化信号Ｓ１は、図外の外部リセットスイッチ
をオン操作している間ハイレベル（以下Ｈという）とな
り、リセットスイッチのオン操作を解除することによっ
てＬとなる。
をオン操作している間ハイレベル（以下Ｈという）とな
り、リセットスイッチのオン操作を解除することによっ
てＬとなる。
つぎに、初期化動作について説明する。
いま、各シフトレジスタセル１ａ−ｎａのうちｉ番目の
シフトレジスタセルｔａから最終のシフトレジスタセル
ｎａまでを使用する場合、先頭ビットに相当するシフト
レジスタセルｆａの初期化回路ｉｈへの選択信号ｉｆの
みがＨとなり、他の選択信号はすべてＬとなる。
シフトレジスタセルｔａから最終のシフトレジスタセル
ｎａまでを使用する場合、先頭ビットに相当するシフト
レジスタセルｆａの初期化回路ｉｈへの選択信号ｉｆの
みがＨとなり、他の選択信号はすべてＬとなる。
ところで、第３図に示す初期化回路ｉｈは、選択信号ｉ
ｆがＨで、かつ初期化信号Ｓ１がＨであるときに、ＡＮ
Ｄ回路ｉｖの出力信号ｉｒはＨとなり、一方インバータ
回路ｆｔの出力信号ｉｗがＬとなるため、ＥＸ−ＮＯＲ
回路ｔｕの出力信号ｉｓはＬとなり、先頭ビットのシフ
トレジスタセルｉａのフリップフロップ回路ｔｅの出力
信号ｉｇはＬとなる。
ｆがＨで、かつ初期化信号Ｓ１がＨであるときに、ＡＮ
Ｄ回路ｉｖの出力信号ｉｒはＨとなり、一方インバータ
回路ｆｔの出力信号ｉｗがＬとなるため、ＥＸ−ＮＯＲ
回路ｔｕの出力信号ｉｓはＬとなり、先頭ビットのシフ
トレジスタセルｉａのフリップフロップ回路ｔｅの出力
信号ｉｇはＬとなる。
このとき、フリップフロップ回路ｉｅを除く他のフリッ
プフロップ回路の出力信号はすべてＨとなる。
プフロップ回路の出力信号はすべてＨとなる。
そして、初期化信号Ｓ１がＬになると、初期化回路ｉｈ
の出力信号ｉｒがし、出力信号ｉｓがＨとなり、フリッ
プフロップ回路ｉｅの出力信号ｉｇはＨとなり、フリッ
プフロップ回路ｉｅを除く他のフリップフロップ回路の
出力信号はすべてＬとなり、シフトレジスタの初期化が
完了する。
の出力信号ｉｒがし、出力信号ｉｓがＨとなり、フリッ
プフロップ回路ｉｅの出力信号ｉｇはＨとなり、フリッ
プフロップ回路ｉｅを除く他のフリップフロップ回路の
出力信号はすべてＬとなり、シフトレジスタの初期化が
完了する。
また、先頭ビットのシフトレジスタセルｉａの選択信号
ｉｆがＨであり、この信号ｔｆを除く他の選択信号がす
べてＬであるため、ゲート回路ｉｂは開き、ゲート回路
１ ｂ ＝ ｎ ｂのうちゲート回路ｉｂを除く他のゲ
ート回路は閉じ、逆にゲート回路ｉｄは閉じ、ゲート回
路１ ｄ −ｎ ｄのうちゲート回路ｉｄを除く他のゲ
ート回路は開いており、最終ビットのシフトレジスタセ
ルｎａのフリッププロップ回路ｎｅの出力信号ｎｇは、
先頭ビットのシフトレジスタセルｉａのゲート回路ｉｂ
を介してフリップフロップ回路ｉｅのデータ端子りに入
力され、次ビット以降のフリップフロップ回路（ｉ＋１
）ｅ−ｎｅのデータ端子りには、ゲート回路（ｉ＋１）
ｄ−ｎｄを介して前のビットのフリップフロップ回路ｉ
ｅ〜（ｎ−１）ｅの出力信号が入力される。
ｉｆがＨであり、この信号ｔｆを除く他の選択信号がす
べてＬであるため、ゲート回路ｉｂは開き、ゲート回路
１ ｂ ＝ ｎ ｂのうちゲート回路ｉｂを除く他のゲ
ート回路は閉じ、逆にゲート回路ｉｄは閉じ、ゲート回
路１ ｄ −ｎ ｄのうちゲート回路ｉｄを除く他のゲ
ート回路は開いており、最終ビットのシフトレジスタセ
ルｎａのフリッププロップ回路ｎｅの出力信号ｎｇは、
先頭ビットのシフトレジスタセルｉａのゲート回路ｉｂ
を介してフリップフロップ回路ｉｅのデータ端子りに入
力され、次ビット以降のフリップフロップ回路（ｉ＋１
）ｅ−ｎｅのデータ端子りには、ゲート回路（ｉ＋１）
ｄ−ｎｄを介して前のビットのフリップフロップ回路ｉ
ｅ〜（ｎ−１）ｅの出力信号が入力される。
そして、図外のシフトクロックによって先頭ビットのシ
フトレジスタセルｉａのＨの保持データが、最終ビット
のシフトレジスタセルｎａまで順次にシフトされる。
フトレジスタセルｉａのＨの保持データが、最終ビット
のシフトレジスタセルｎａまで順次にシフトされる。
従来の半導体装置では、シフトレジスタの初期化のため
に、ｎビットのシフトレジスタセルごとに初期化回路１
ｈ −ｎ ｈを必要とするため、ｎ個の初期化回路１
ｈ−ｎｈを構成するトランジスタ等の素子数が数多く、
構成が複雑になり、ＩＣ化した場合にパターン面積が大
きくなるという問題点があった。
に、ｎビットのシフトレジスタセルごとに初期化回路１
ｈ −ｎ ｈを必要とするため、ｎ個の初期化回路１
ｈ−ｎｈを構成するトランジスタ等の素子数が数多く、
構成が複雑になり、ＩＣ化した場合にパターン面積が大
きくなるという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、構成の簡素化を図り、ＩＣ化した場合にパ
ターン面積の低減できるようにすることを目的とする。
れたもので、構成の簡素化を図り、ＩＣ化した場合にパ
ターン面積の低減できるようにすることを目的とする。
〔課題を解決するための手段〕
この発明に係るシフトレジスタは、それぞれフリップフ
ロップ回路からなり、直列接続された復数ビツト用のシ
フトレジスタセルを備え、先頭ビット選択信号の入力に
より先頭ビットの前記シフトレジスタセルの選択を行う
シフトレジスタにおいて、前記各シフトレジスタセルに
設けられ前記先頭ビット選択信号の入力により開放され
るゲート回路と、初期化信号の入力により、選択された
先頭ビットの前記シフトレジスタセルの前記フリップフ
ロップ回路に、開放状態の前記ゲート回路を介して初期
化データを出力する１個の初期化用フリップ回路とを備
えたことを特徴としている。
ロップ回路からなり、直列接続された復数ビツト用のシ
フトレジスタセルを備え、先頭ビット選択信号の入力に
より先頭ビットの前記シフトレジスタセルの選択を行う
シフトレジスタにおいて、前記各シフトレジスタセルに
設けられ前記先頭ビット選択信号の入力により開放され
るゲート回路と、初期化信号の入力により、選択された
先頭ビットの前記シフトレジスタセルの前記フリップフ
ロップ回路に、開放状態の前記ゲート回路を介して初期
化データを出力する１個の初期化用フリップ回路とを備
えたことを特徴としている。
この発明においては、初期化用フリップフロップ回路に
よって、先頭ビット選択信号により選択された先頭ビッ
トのフリップフロップ回路に初期化データを入力するた
め、従来のように、各ビットごとに初期化回路を設ける
必要がなく、これらに代わって１個の初期化用フリップ
フロップ回路を設けるだけでよい。
よって、先頭ビット選択信号により選択された先頭ビッ
トのフリップフロップ回路に初期化データを入力するた
め、従来のように、各ビットごとに初期化回路を設ける
必要がなく、これらに代わって１個の初期化用フリップ
フロップ回路を設けるだけでよい。
第１図はこの発明のシフトレジスタの一実施例のブロッ
ク図である。
ク図である。
同図において、第２図と相違するのは、第２図における
各初期化回路１ｈ−ｎｈを削除し、初期化信号Ｓ１を各
ビット用フリップフロップ回路１ｅ −ｎ ｅのリセッ
ト端子Ｒに直接入力するとともに、セット端子Ｓを解放
状態にし、１個の初期化用フリップフロップ回路ＦＲを
設け、この初期化用フリップフロップ回路ＦＲのセット
端子Ｓに初期化信号Ｓ１を入力するとともに、リセット
端子Ｒを開放状態にし、データ端子りに最終ビットのシ
フトレジスタセルｎａのビット用フリップフロップ回路
ｎｅの出力信号ｎｇを入力し、初期化用フリップフロッ
プ回路ＦＲのＱ出力信号を各ゲート回路１ｂ−ｎｂに入
力するようにしたことである。
各初期化回路１ｈ−ｎｈを削除し、初期化信号Ｓ１を各
ビット用フリップフロップ回路１ｅ −ｎ ｅのリセッ
ト端子Ｒに直接入力するとともに、セット端子Ｓを解放
状態にし、１個の初期化用フリップフロップ回路ＦＲを
設け、この初期化用フリップフロップ回路ＦＲのセット
端子Ｓに初期化信号Ｓ１を入力するとともに、リセット
端子Ｒを開放状態にし、データ端子りに最終ビットのシ
フトレジスタセルｎａのビット用フリップフロップ回路
ｎｅの出力信号ｎｇを入力し、初期化用フリップフロッ
プ回路ＦＲのＱ出力信号を各ゲート回路１ｂ−ｎｂに入
力するようにしたことである。
つぎに、初期化動作について説明する。
いま、各シフトレジスタセルｌ ａ −ｎ ａのうち、
第２図の場合と同様にｉ番目のシフトレジスタセルｉａ
から最終のシフトレジスタセルｎａまでを使用する場合
、先頭ビットに相当するシフトレジスタセルｉａのゲー
ト回路ｉｂへの選択信号ｉｆのみがＨとなり、他の選択
信号はすべてＬとなる。
第２図の場合と同様にｉ番目のシフトレジスタセルｉａ
から最終のシフトレジスタセルｎａまでを使用する場合
、先頭ビットに相当するシフトレジスタセルｉａのゲー
ト回路ｉｂへの選択信号ｉｆのみがＨとなり、他の選択
信号はすべてＬとなる。
そして、初期化信号Ｓ１がまずＨとなり、各ブリップフ
ロップ回路１ｅ−ｎｅはリセットされて出力信号１ｇ−
ｎｇがすべてＬになるとともに、初期化用フリップフロ
ップ回路ＦＲはセットされてそのＱ出力信号がＨとなる
。
ロップ回路１ｅ−ｎｅはリセットされて出力信号１ｇ−
ｎｇがすべてＬになるとともに、初期化用フリップフロ
ップ回路ＦＲはセットされてそのＱ出力信号がＨとなる
。
ところで、使用する先頭ビットのシフトレジスタセルｉ
ａのゲート回路ｉｂはＨの選択信号ｉｆによって開き、
ゲート回路ｉｄは閉じているため、初期化用フリップフ
ロップ回路ＦＲのＨの出力信号が開放状態のゲート回路
ｉｂを介してフリップフロップ回路ｉｅのデータ端子り
に初期化データとして入力され、その後初期化信号Ｓ１
がＬになると、データ端子りへのＨの信号によりフリッ
ププロップ回路ｉｅの出力信号はＨになる。
ａのゲート回路ｉｂはＨの選択信号ｉｆによって開き、
ゲート回路ｉｄは閉じているため、初期化用フリップフ
ロップ回路ＦＲのＨの出力信号が開放状態のゲート回路
ｉｂを介してフリップフロップ回路ｉｅのデータ端子り
に初期化データとして入力され、その後初期化信号Ｓ１
がＬになると、データ端子りへのＨの信号によりフリッ
ププロップ回路ｉｅの出力信号はＨになる。
このとき、ゲート回路１ ｂ −ｎ ｂのうち、選択さ
れた先頭ビットのシフトレジスタセルｉｅのゲート回路
ｉｂ以外のゲート回路は閉じており、同様に、各ゲート
回路１ｄ−ｎｄのうちゲート回路ｉｄ以外のゲート回路
が開いているため、フリップフロップ回路１ ｅ −ｎ
ｅのうち、選択された先頭ビットのシフトレジスタセ
ルｉａのフリップフロップ回路ｉｅ以外のブリップフロ
ップ回路の出力信号はＬになり、シフトレジスタの初期
化が完了する。
れた先頭ビットのシフトレジスタセルｉｅのゲート回路
ｉｂ以外のゲート回路は閉じており、同様に、各ゲート
回路１ｄ−ｎｄのうちゲート回路ｉｄ以外のゲート回路
が開いているため、フリップフロップ回路１ ｅ −ｎ
ｅのうち、選択された先頭ビットのシフトレジスタセ
ルｉａのフリップフロップ回路ｉｅ以外のブリップフロ
ップ回路の出力信号はＬになり、シフトレジスタの初期
化が完了する。
また、前述したように、最終ビットのフリップフロップ
回路ｎｅの出力信号ｎｇが初期化用フリップフロップ回
路ＦＲのデータ端子りに入力され、この初期化用フリッ
プフロップ回路ＦＲのＱ出ノＪ信号が、選択された先頭
ビットのシフトレジスタｆａのブリップフロップ回路ｉ
ｅのデータ端子りにゲート回路ｉｂを介して入力されて
おり、第２図の場合と同様、図外のシフトクロックによ
って先頭ビットのシフトレジスタセルｉａのＨの保持デ
ータが最終ビットのシフトレジスタセルｎａまで順次シ
フトされる。
回路ｎｅの出力信号ｎｇが初期化用フリップフロップ回
路ＦＲのデータ端子りに入力され、この初期化用フリッ
プフロップ回路ＦＲのＱ出ノＪ信号が、選択された先頭
ビットのシフトレジスタｆａのブリップフロップ回路ｉ
ｅのデータ端子りにゲート回路ｉｂを介して入力されて
おり、第２図の場合と同様、図外のシフトクロックによ
って先頭ビットのシフトレジスタセルｉａのＨの保持デ
ータが最終ビットのシフトレジスタセルｎａまで順次シ
フトされる。
従って、Ｈの先頭ビット選択信号ｉｆにより選択された
先頭ビットのフリップフロップ回路ｉｅに、初期化用フ
リップフロップ回路ＦＲのＨ出力を初期化データとして
入力するため、従来のように各ビットごとに初期化回路
を設ける必要がなく、これらに代って１個の初期化用フ
リップフロップ回路ＦＲを設けるだけでよく、構成を簡
素化することができ、ＩＣ化した場合に従来に比べてパ
ターン面積を低減することができる。
先頭ビットのフリップフロップ回路ｉｅに、初期化用フ
リップフロップ回路ＦＲのＨ出力を初期化データとして
入力するため、従来のように各ビットごとに初期化回路
を設ける必要がなく、これらに代って１個の初期化用フ
リップフロップ回路ＦＲを設けるだけでよく、構成を簡
素化することができ、ＩＣ化した場合に従来に比べてパ
ターン面積を低減することができる。
なお、上記実施例では、先頭ビットとしてｉ番目のシフ
トレジスタセルｉａを選択した場合の動作を説明したが
、他のビットのシフトレジスタセルを選択した場合も同
様の結果が得られることは言うまでもない。
トレジスタセルｉａを選択した場合の動作を説明したが
、他のビットのシフトレジスタセルを選択した場合も同
様の結果が得られることは言うまでもない。
以上のように、この発明によれば、初期化用フリップフ
ロップ回路によって、先頭ビット選択信号により選択さ
れた先頭ビットのフリップフロップ回路に初期化データ
を入力するため、従来のように、各ビットごとに初期化
回路を設ける必要がなく、これらに代わって１個の初期
化用フリップフロップ回路を設けるだけでよく、構成の
簡素化を図ることができ、ＩＣ化した場合に従来に比べ
てパターン面積を低減することが可能になる。
ロップ回路によって、先頭ビット選択信号により選択さ
れた先頭ビットのフリップフロップ回路に初期化データ
を入力するため、従来のように、各ビットごとに初期化
回路を設ける必要がなく、これらに代わって１個の初期
化用フリップフロップ回路を設けるだけでよく、構成の
簡素化を図ることができ、ＩＣ化した場合に従来に比べ
てパターン面積を低減することが可能になる。
第１図はこの発明のシフトレジスタの一実施例のブロッ
ク図、第２図は従来のシフトレジスタのブロック図、第
３図は第２図の一部の結線図である。 図において、１ａ−ｎａはシフトレジスタセル、１ ｂ
−ｎ ｂはゲート回路、１ｅ−ｎｅはビット用フリッ
ププロップ回路、１ｆ−ｎｆは先頭ビット選択信号、Ｆ
Ｒは初期化用フリップフロップ回路である。 なお、各図中同一符号は同一または相当部分を示す。
ク図、第２図は従来のシフトレジスタのブロック図、第
３図は第２図の一部の結線図である。 図において、１ａ−ｎａはシフトレジスタセル、１ ｂ
−ｎ ｂはゲート回路、１ｅ−ｎｅはビット用フリッ
ププロップ回路、１ｆ−ｎｆは先頭ビット選択信号、Ｆ
Ｒは初期化用フリップフロップ回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）それぞれフリップフロップ回路からなり、直列接
続された複数ビット用のシフトレジスタセルを備え、先
頭ビット選択信号の入力により先頭ビットの前記シフト
レジスタセルの選択を行うシフトレジスタにおいて、 前記各シフトレジスタセルに設けられ前記先頭ビット選
択信号の入力により開放されるゲート回路と、 初期化信号の入力により、選択された先頭ビットの前記
シフトレジスタセルの前記フリップフロップ回路に、開
放状態の前記ゲート回路を介して初期化データを出力す
る１個の初期化用フリップ回路と を備えたことを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340226A JPH03203099A (ja) | 1989-12-28 | 1989-12-28 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340226A JPH03203099A (ja) | 1989-12-28 | 1989-12-28 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203099A true JPH03203099A (ja) | 1991-09-04 |
Family
ID=18334908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340226A Pending JPH03203099A (ja) | 1989-12-28 | 1989-12-28 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203099A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251395A (ja) * | 1987-12-28 | 1989-10-06 | Matsushita Electric Ind Co Ltd | シフトレジスタおよびシフトレジスタシステム |
-
1989
- 1989-12-28 JP JP1340226A patent/JPH03203099A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251395A (ja) * | 1987-12-28 | 1989-10-06 | Matsushita Electric Ind Co Ltd | シフトレジスタおよびシフトレジスタシステム |
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