JPH01251665A - ３−５族化合物半導体電界効果トランジスタの製造方法 - Google Patents
３−５族化合物半導体電界効果トランジスタの製造方法Info
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- JPH01251665A JPH01251665A JP7608088A JP7608088A JPH01251665A JP H01251665 A JPH01251665 A JP H01251665A JP 7608088 A JP7608088 A JP 7608088A JP 7608088 A JP7608088 A JP 7608088A JP H01251665 A JPH01251665 A JP H01251665A
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- Japan
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- layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はショットキーゲート電極を有する■−Ｖ族化合
物半導体の電界効果トランジスタの製造方法に関する。
物半導体の電界効果トランジスタの製造方法に関する。
（従来の技術）
■−Ｖ族化合物半導体の電界効果トランジスタ例えばＣ
ａＡｓ ＭＩ：５ＦＥＴはマイクロ波増幅素子やＧａ
ＡｓディジタルＩＣのスイッチング素子として広く使わ
れている。いずれの応用においても高周波特性および高
速スイッチング特性を決めるのは相互コンダクタンス（
ｇｍ）である。
ａＡｓ ＭＩ：５ＦＥＴはマイクロ波増幅素子やＧａ
ＡｓディジタルＩＣのスイッチング素子として広く使わ
れている。いずれの応用においても高周波特性および高
速スイッチング特性を決めるのは相互コンダクタンス（
ｇｍ）である。
つまり、ｇｍの大きなＦＥＴを作製することが高性能マ
イクロ波素子やディジタルＩＣを実現する上での鍵であ
る。
イクロ波素子やディジタルＩＣを実現する上での鍵であ
る。
一般にｇｍは次式で表わされる。
」」−Ｗ
ｇｍ−、・ ｔ、 （Ｖｇ８ ＶＴ） （１）こ
こで、αはＭ Ｅ Ｓ Ｆ Ｅ Ｔのチャネルの厚さ、
μは電子移動度εは誘電率、Ｗはゲート幅、Ｌはゲート
長、■ はゲートバイアス、ＶＴはしきいｇｓ 値電圧である。この式から判るようにｇｍはチャネルの
厚さに逆比例するから、薄いチャネルを形成すれば大き
なｇｍが得られることになる。
こで、αはＭ Ｅ Ｓ Ｆ Ｅ Ｔのチャネルの厚さ、
μは電子移動度εは誘電率、Ｗはゲート幅、Ｌはゲート
長、■ はゲートバイアス、ＶＴはしきいｇｓ 値電圧である。この式から判るようにｇｍはチャネルの
厚さに逆比例するから、薄いチャネルを形成すれば大き
なｇｍが得られることになる。
一方、ＧａＡｓディジタルＩＣなどではしきい値電圧（
Ｖ工）は回路構成上一義的に決められる。
Ｖ工）は回路構成上一義的に決められる。
ＶＴは一般に次式で表わされる。
一一ユーｎ ｄ （２）
ｖＴ−φＢ ２Ｅ
ここでφＢは金属ゲート電極とｎ型チャネル層のショッ
トキ整合のバリアの高さは、ｑは電荷量、ｎはチャネル
濃度である。ＶＴを一定の値をしたままでαを小きくし
、ｇｍを大きくするためにはキャリア濃度ｎを（α０／
α）２倍する必要がでてくる。ここでα０は基準となる
ＦＥＴのチャネル厚、αは薄層化した時のＦＥＴのチャ
ネル厚である。
トキ整合のバリアの高さは、ｑは電荷量、ｎはチャネル
濃度である。ＶＴを一定の値をしたままでαを小きくし
、ｇｍを大きくするためにはキャリア濃度ｎを（α０／
α）２倍する必要がでてくる。ここでα０は基準となる
ＦＥＴのチャネル厚、αは薄層化した時のＦＥＴのチャ
ネル厚である。
従来のこの様なＦＥＴは基板上にチャネルとなるｎ型層
を形成しておき、この層上に設けた耐熱性金属のゲート
電極をマスクとしてイオン注入を行ってソース・ドレイ
ン領域をこのゲート電極に自己整合的に形成するもので
あった。この際、問題となるのが金属ゲート電極とｎ型
チャネル層のショットキ接合のバリアの高さ（φＢ）の
減少である。図３にチャネル濃度ｎとφＢの関係を調べ
た実験データ（○印）の−例を示す。ｎが１×１０ｃ＋
ｎ 近傍はφＢ〜０．７０Ｖであったものが、ｎが５
×１０ｃｍ になるとφＢ４０．５５Ｖと低下する様
子がわかる。このφＢの低下はＧａＡｓＭＥＳＦＥＴの
動作可能範囲を小さくする。従でて、従来はαの薄層化
によりｇｍを大きくする試みもこのφ８の低下があるた
め極端に薄層化することは不可能であった。
を形成しておき、この層上に設けた耐熱性金属のゲート
電極をマスクとしてイオン注入を行ってソース・ドレイ
ン領域をこのゲート電極に自己整合的に形成するもので
あった。この際、問題となるのが金属ゲート電極とｎ型
チャネル層のショットキ接合のバリアの高さ（φＢ）の
減少である。図３にチャネル濃度ｎとφＢの関係を調べ
た実験データ（○印）の−例を示す。ｎが１×１０ｃ＋
ｎ 近傍はφＢ〜０．７０Ｖであったものが、ｎが５
×１０ｃｍ になるとφＢ４０．５５Ｖと低下する様
子がわかる。このφＢの低下はＧａＡｓＭＥＳＦＥＴの
動作可能範囲を小さくする。従でて、従来はαの薄層化
によりｇｍを大きくする試みもこのφ８の低下があるた
め極端に薄層化することは不可能であった。
この様な問題を解決する手段としてＧａＡｓＭＥＳＦＥ
Ｔのｎ型チャネル領域の表面にｉ型層を形成しチャネル
領域の薄層化及びバリアハイドの向上を図る方法かある
。しかしチャネル領域の厚みが数１００人の微細なもの
についてはその表面に例えばイオン注入法によって１０
０人程程度薄いｉ型層を形成する事は不可能である。ま
た、０型チヤネル領域上に薄いｉ型層をエピタキシャル
法で形成しても、良好にエピタキシャル成長させる為の
条件設定や装置設定に手間がかかり、製造工程に煩雑さ
が増す。
Ｔのｎ型チャネル領域の表面にｉ型層を形成しチャネル
領域の薄層化及びバリアハイドの向上を図る方法かある
。しかしチャネル領域の厚みが数１００人の微細なもの
についてはその表面に例えばイオン注入法によって１０
０人程程度薄いｉ型層を形成する事は不可能である。ま
た、０型チヤネル領域上に薄いｉ型層をエピタキシャル
法で形成しても、良好にエピタキシャル成長させる為の
条件設定や装置設定に手間がかかり、製造工程に煩雑さ
が増す。
（発明が解決しようとする課題）
従来の］−ｖ族化合物半導体電界効果トランジスタの製
造方法では、チャネルの電子濃度（ｎ’）が高くなるに
従って、バリアハイド（φＢ）が低下する事を防ぐ為に
、チャネル領域表面にイオン注入法やエピタキシャル成
長法に因りｉ型層を形成したが、膜厚の制御性が困難で
あったり、或いは製造工程か復雑化するという問題があ
った。
造方法では、チャネルの電子濃度（ｎ’）が高くなるに
従って、バリアハイド（φＢ）が低下する事を防ぐ為に
、チャネル領域表面にイオン注入法やエピタキシャル成
長法に因りｉ型層を形成したが、膜厚の制御性が困難で
あったり、或いは製造工程か復雑化するという問題があ
った。
本発明は上記問題点に鑑みなされたもので、チャネルの
電子濃度とバリアハイドが共に高い高性能な■−■族化
合物半導体電界効果トランジスタを制御性良くかつ容易
に形成する事のできる■〜■族化合物半導体電界効果ト
ランジスタの製造方法を提供する事を目的とする。
電子濃度とバリアハイドが共に高い高性能な■−■族化
合物半導体電界効果トランジスタを制御性良くかつ容易
に形成する事のできる■〜■族化合物半導体電界効果ト
ランジスタの製造方法を提供する事を目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は■−ｖ族化合物半導体層上にｎ型のチャネル領
域を形成する工程と、このチャネル領域の表面を、Ｐ型
不純物を含むガスをプラズマ放電させた雰囲気中に晒す
ことで前記Ｐ型不純物の注入を行って前記チャネル領域
の表面にＰ型不純物層を形成する工程と、このＰ型不純
物層上にゲート電極を形成する工程と、前記ゲート電極
を挟むソース・ドレイン領域を形成する工程とかる成る
■−ｖ族化合物半導体電界効果トランジスタの製造方法
を提供するものである。
域を形成する工程と、このチャネル領域の表面を、Ｐ型
不純物を含むガスをプラズマ放電させた雰囲気中に晒す
ことで前記Ｐ型不純物の注入を行って前記チャネル領域
の表面にＰ型不純物層を形成する工程と、このＰ型不純
物層上にゲート電極を形成する工程と、前記ゲート電極
を挟むソース・ドレイン領域を形成する工程とかる成る
■−ｖ族化合物半導体電界効果トランジスタの製造方法
を提供するものである。
（作 用）
ショットキバリアの高さφＢは第３図に示すように接合
界面のキャリア濃度に依存する。従って、チャネル厚を
薄層化してｇｍを向上させるためにチャネル濃度が上昇
しても本発明の手段をとることによりチャネル表面のキ
ャリア濃度はプラズマ注入されたＰ型不純物の補償効果
により低下するためφ８の低下はおとらず動作範囲の大
きな■−■族化合物半導体電界効果トランジスタが形成
できる。
界面のキャリア濃度に依存する。従って、チャネル厚を
薄層化してｇｍを向上させるためにチャネル濃度が上昇
しても本発明の手段をとることによりチャネル表面のキ
ャリア濃度はプラズマ注入されたＰ型不純物の補償効果
により低下するためφ８の低下はおとらず動作範囲の大
きな■−■族化合物半導体電界効果トランジスタが形成
できる。
さらに、Ｐ型不純物層形成に際してはｎ型チャネル表面
をＰ型不純物がプラズマ化さ、れたガス中に晒すだけで
良いので工程が簡単であり、しかも処理時間によって膜
厚を容易に制御できる。
をＰ型不純物がプラズマ化さ、れたガス中に晒すだけで
良いので工程が簡単であり、しかも処理時間によって膜
厚を容易に制御できる。
（実施例）
本発明の詳細を第１図に示した実施例を用いて説明する
。半絶縁性ＧａＡｓ基板（１）にレジストをマスクとし
て選択的にＳｉイオンを２．５ＫＶで５ Ｘ １０ ”
ｃｍ＝にて注入し、ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔの
５００人のチャネル層（２１）を形成する（第１図（ａ
））。
。半絶縁性ＧａＡｓ基板（１）にレジストをマスクとし
て選択的にＳｉイオンを２．５ＫＶで５ Ｘ １０ ”
ｃｍ＝にて注入し、ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔの
５００人のチャネル層（２１）を形成する（第１図（ａ
））。
次に、第２図に平行平板型のプラズマ発生装置を示す。
この真空容器（２０）内に、設けられたトを極（２２）
ｆここのＭＥＳＦＥＴのチャネル層（２１ンまで形成し
たウェーハ段階の試料（２５）をセットする。この陰極
（２２）と平行に設けられた陽極（２１）は接地され、
また陰極（２２）と接地間には高周波電力（２３）とコ
ンデンサーが直列に接続されており、陰極（２２）と陽
極間に高周波電圧が印加できる様になっている。この状
態で真空容器内を排気した後、へりラムガス希釈のトリ
メチル亜鉛ガスを導入し、温度２０℃圧力１０ Ｔｏ
ｒｒ、ＲＦパワー５００ Ｗにて発生させたプラズマ（
２６）中にウェーハ（２５）を６０分間放置する。この
際、プラスに帯電した亜鉛イオンはウェーハ（２５）の
表面から内部へ注入される。この様にして、第１図（ｂ
）に示す如くｎ型チャネル領域表面に厚さ１００人のＰ
型不純物層（４）を形成する。この注入方法では、処理
時間を変えるだけで容易にｐ型本純物層（４）の深さを
変える事ができ、またウェーハをプラズマ中に放置する
だけで良いため簡単である。こののち、ゲート電極とし
て窒化タングステン（ＷＮｘ）をスパッタ法により１２
００人堆積し、フォトリソグラフィ法により１．０μの
パターンを描いたあと反応性イオンエツチング（ＲＩＥ
）法によりＷＮを加工してゲート電極（５）を形成する
第１図（Ｃ）。
ｆここのＭＥＳＦＥＴのチャネル層（２１ンまで形成し
たウェーハ段階の試料（２５）をセットする。この陰極
（２２）と平行に設けられた陽極（２１）は接地され、
また陰極（２２）と接地間には高周波電力（２３）とコ
ンデンサーが直列に接続されており、陰極（２２）と陽
極間に高周波電圧が印加できる様になっている。この状
態で真空容器内を排気した後、へりラムガス希釈のトリ
メチル亜鉛ガスを導入し、温度２０℃圧力１０ Ｔｏ
ｒｒ、ＲＦパワー５００ Ｗにて発生させたプラズマ（
２６）中にウェーハ（２５）を６０分間放置する。この
際、プラスに帯電した亜鉛イオンはウェーハ（２５）の
表面から内部へ注入される。この様にして、第１図（ｂ
）に示す如くｎ型チャネル領域表面に厚さ１００人のＰ
型不純物層（４）を形成する。この注入方法では、処理
時間を変えるだけで容易にｐ型本純物層（４）の深さを
変える事ができ、またウェーハをプラズマ中に放置する
だけで良いため簡単である。こののち、ゲート電極とし
て窒化タングステン（ＷＮｘ）をスパッタ法により１２
００人堆積し、フォトリソグラフィ法により１．０μの
パターンを描いたあと反応性イオンエツチング（ＲＩＥ
）法によりＷＮを加工してゲート電極（５）を形成する
第１図（Ｃ）。
このあとソース・ドレイン領域となる部分に再びＳｉイ
オンを１２０ＫＶで１４ Ｘ １０１３ｃｍ−２注入し
８２０℃１５分のアニールを施す。この工程でゲート電
極（５）直下のチャネル層表面にプラズマ注入されたＺ
ｎは活性化し先に注入したＳｔを補償して表面濃度が低
く、チャネル内部は高濃度のチャネル層（２２）が形成
される。同時にソース・ドレインのｎ＋領領域７） 、
（８）が形成される。このあと全ゲルマニウム合金の
ソース・ドレインオーシフ電極（８） 、 （９）を例
えばリフトオフ法によって形成する（第１図（ｅ））。
オンを１２０ＫＶで１４ Ｘ １０１３ｃｍ−２注入し
８２０℃１５分のアニールを施す。この工程でゲート電
極（５）直下のチャネル層表面にプラズマ注入されたＺ
ｎは活性化し先に注入したＳｔを補償して表面濃度が低
く、チャネル内部は高濃度のチャネル層（２２）が形成
される。同時にソース・ドレインのｎ＋領領域７） 、
（８）が形成される。このあと全ゲルマニウム合金の
ソース・ドレインオーシフ電極（８） 、 （９）を例
えばリフトオフ法によって形成する（第１図（ｅ））。
この方法を用いると図３に示すようにチャネルの電子濃
度を高くしてもφ８はほとんど変ることがない。前記の
条件で試作したＦＥＴのＶＴは−０，ｌＶでｇｍは３０
０ｍ５／ｍｍであった。
度を高くしてもφ８はほとんど変ることがない。前記の
条件で試作したＦＥＴのＶＴは−０，ｌＶでｇｍは３０
０ｍ５／ｍｍであった。
ちなみに同じＶｒの値をもつ１．０μｍのゲート長をも
つ・ＭＥＳＦＥＴ （５０ＫＶ、 ２．３Ｘ１０１２
ｃｍ−２という注入条件にてチャネルを形成）のｇｍは
１８０ ｍ ｓ ／ ｍｍであり本発明によるＦＥＴは
これに比べて１．７倍も大きなｇｍをもつ。
つ・ＭＥＳＦＥＴ （５０ＫＶ、 ２．３Ｘ１０１２
ｃｍ−２という注入条件にてチャネルを形成）のｇｍは
１８０ ｍ ｓ ／ ｍｍであり本発明によるＦＥＴは
これに比べて１．７倍も大きなｇｍをもつ。
上記実施例ではプラズマ注入の際にトリメチル亜鉛ガス
を用いたが、これに限らず、■Ｂ族元素の有機金属ガス
例えば、トリエチル亜鉛ガスやトリメチルカドミウムガ
ス等を用いても良い。また、プラズマ条件もｎ型チャネ
ル層の形成条件例えば深さや不純物濃度に遺贈して決定
すべきもので本実施例の数値に限るものではない。出発
材料の半導体層にはインゴットから切り出して表面を仕
上げたウェーハそのものにかぎらず、例えばこの多面に
アンドープのＧａＡｓをエピタキシャルで形成した様な
ものでも良い。さらに電極はＷＮｘや硅化タングステン
（ＷＳｉ）等のショットキメタルに限らず例えばｎ型Ｇ
ａＡｓと接して良好なショットキー特性を呈しにくいも
の例えばＡででも差し支えない。
を用いたが、これに限らず、■Ｂ族元素の有機金属ガス
例えば、トリエチル亜鉛ガスやトリメチルカドミウムガ
ス等を用いても良い。また、プラズマ条件もｎ型チャネ
ル層の形成条件例えば深さや不純物濃度に遺贈して決定
すべきもので本実施例の数値に限るものではない。出発
材料の半導体層にはインゴットから切り出して表面を仕
上げたウェーハそのものにかぎらず、例えばこの多面に
アンドープのＧａＡｓをエピタキシャルで形成した様な
ものでも良い。さらに電極はＷＮｘや硅化タングステン
（ＷＳｉ）等のショットキメタルに限らず例えばｎ型Ｇ
ａＡｓと接して良好なショットキー特性を呈しにくいも
の例えばＡででも差し支えない。
本発明でのＦＥＴはＭＥ Ｓ Ｆ ＥＴに限らずｎ型Ｇ
ａＡｓのチャネル領域上にＰ型ＧａＡｓのゲート電極を
持った様な接合型ＦＥＴにも適用できる。
ａＡｓのチャネル領域上にＰ型ＧａＡｓのゲート電極を
持った様な接合型ＦＥＴにも適用できる。
また、ＦＥＴの構成元素はＧａＡｓに限らず、他の■−
■族化合物半導体例えばＡρＧａＡｓを、ｉ′１いる事
もできる。この場合のＦＥＴとしては、半絶縁性ＧａＡ
ｓ基板上にアンドープＧ ａ Ａ ｓ 、７）及びｎ型
Ａｊ２ＧａＡｓ層を順次積層した部分をチャネル領域と
して採用し、このｎ型Ａ ｉ Ｇ ａ Ａｓ 、’７１
上にショットキーゲート電極を設けた様な謂ゆるＨＥＭ
Ｔ構造のものである。この様なＨＥ Ｍ Ｔでは、ｎ型
ＡρＧａＡｓ層表面に本発明の方法にてＰ型不純物層を
形成し、この上にゲート電極を形成すれば良い。
■族化合物半導体例えばＡρＧａＡｓを、ｉ′１いる事
もできる。この場合のＦＥＴとしては、半絶縁性ＧａＡ
ｓ基板上にアンドープＧ ａ Ａ ｓ 、７）及びｎ型
Ａｊ２ＧａＡｓ層を順次積層した部分をチャネル領域と
して採用し、このｎ型Ａ ｉ Ｇ ａ Ａｓ 、’７１
上にショットキーゲート電極を設けた様な謂ゆるＨＥＭ
Ｔ構造のものである。この様なＨＥ Ｍ Ｔでは、ｎ型
ＡρＧａＡｓ層表面に本発明の方法にてＰ型不純物層を
形成し、この上にゲート電極を形成すれば良い。
尚、本発明はその主旨を逸脱しない範囲で種々変形して
実施する事ができる。
実施する事ができる。
［発明の効果コ
上記構成により、チャネル領域の電子濃度を高くしてし
かもバリアハイドを向上させた■−■族化合物半導体電
界効果トランジスタを容易にしかも制御性良く形成する
事のできる■−■族化合物半導体電界効果トランジスタ
の製造方法を提供する。
かもバリアハイドを向上させた■−■族化合物半導体電
界効果トランジスタを容易にしかも制御性良く形成する
事のできる■−■族化合物半導体電界効果トランジスタ
の製造方法を提供する。
第１図は本発明の一実施例に係わるＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔの製造方法を示した図、第２図。 第３図は本発明を説明するための図である。
Ｆ Ｅ Ｔの製造方法を示した図、第２図。 第３図は本発明を説明するための図である。
Claims (2)
- （１）III−Ｖ族化合物半導体層上にｎ型のチャネル領
域を形成する工程と、このチャネル領域の表面を、Ｐ型
不純物を含むガスをプラズマ放電させた雰囲気中に晒す
ことで前記Ｐ型不純物の注入を行って前記チャネル領域
の表面にＰ型不純物層を形成する工程と、このＰ型不純
物層上にゲート電極を形成する工程と、前記ゲート電極
を挟むソース・ドレイン領域を形成する工程とを備える
III−Ｖ族化合物半導体電界効果トランジスタの製造方
法。 - （２）前記Ｐ型不純物を含むガスはIIＢ族元素から成る
有機金属ガスである事を特徴とする請求項１記載のIII
−Ｖ族化合物半導体電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7608088A JPH01251665A (ja) | 1988-03-31 | 1988-03-31 | ３−５族化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7608088A JPH01251665A (ja) | 1988-03-31 | 1988-03-31 | ３−５族化合物半導体電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251665A true JPH01251665A (ja) | 1989-10-06 |
Family
ID=13594839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7608088A Pending JPH01251665A (ja) | 1988-03-31 | 1988-03-31 | ３−５族化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251665A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613410A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 接合電界効果トランジスタ及びその製造方法 |
| JPH08167622A (ja) * | 1994-12-15 | 1996-06-25 | Murata Mfg Co Ltd | 半導体装置及びその製造方法 |
| JPH08321518A (ja) * | 1994-08-22 | 1996-12-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2000150541A (ja) * | 1994-08-22 | 2000-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-03-31 JP JP7608088A patent/JPH01251665A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613410A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 接合電界効果トランジスタ及びその製造方法 |
| JPH08321518A (ja) * | 1994-08-22 | 1996-12-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2000150541A (ja) * | 1994-08-22 | 2000-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH08167622A (ja) * | 1994-12-15 | 1996-06-25 | Murata Mfg Co Ltd | 半導体装置及びその製造方法 |
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