JPH0613410A - 接合電界効果トランジスタ及びその製造方法 - Google Patents
接合電界効果トランジスタ及びその製造方法Info
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- JPH0613410A JPH0613410A JP5059056A JP5905693A JPH0613410A JP H0613410 A JPH0613410 A JP H0613410A JP 5059056 A JP5059056 A JP 5059056A JP 5905693 A JP5905693 A JP 5905693A JP H0613410 A JPH0613410 A JP H0613410A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ゲートの領域の下部にボイドを形成して有効
チャンネルの長さを調整することにより、高速及び低雑
音用の接合電界効果トランジスタ及びその製造方法を提
供する。 【構成】 半絶縁性基板３１上に絶縁膜３３のストライ
プパターンをマスクとして用いて第１導電形の活性層３
５を成長させ、ゲートの領域４１の上部にオームコンタ
クトする電極５１を形成させてなる。
チャンネルの長さを調整することにより、高速及び低雑
音用の接合電界効果トランジスタ及びその製造方法を提
供する。 【構成】 半絶縁性基板３１上に絶縁膜３３のストライ
プパターンをマスクとして用いて第１導電形の活性層３
５を成長させ、ゲートの領域４１の上部にオームコンタ
クトする電極５１を形成させてなる。
Description
【０００１】
【産業上の利用分野】この発明は、接合電界効果トラン
ジスタ及びその製造方法に関し、もっと詳しくは選択的
エピタキシャル法を用いてゲート領域の下部にボイドを
形成して有効ゲートの長さを減らすことにより、高速及
び低雑音の特性を持つ接合電界効果トランジスタ及びそ
の製造方法に関する。
ジスタ及びその製造方法に関し、もっと詳しくは選択的
エピタキシャル法を用いてゲート領域の下部にボイドを
形成して有効ゲートの長さを減らすことにより、高速及
び低雑音の特性を持つ接合電界効果トランジスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】最近では、迅速性と正確性を要求する情
報通信の分野が急激に発展することによって超高速コン
ピュータ、超高周波通信及び光通信などの必要性がより
増大している。
報通信の分野が急激に発展することによって超高速コン
ピュータ、超高周波通信及び光通信などの必要性がより
増大している。
【０００３】しかし、従来のシリコン半導体素子では、
シリコン半導体の物質的特性により前記の必要性を満足
させることはできなかった。
シリコン半導体の物質的特性により前記の必要性を満足
させることはできなかった。
【０００４】そこで、シリコン半導体に比べて優秀な特
性を持つＧａＡｓ，ＧａＰ，ＩｎＰなどの化合物半導体
を用いた化合物半導体素子の研究及び開発が活発になっ
ている。
性を持つＧａＡｓ，ＧａＰ，ＩｎＰなどの化合物半導体
を用いた化合物半導体素子の研究及び開発が活発になっ
ている。
【０００５】前記化合物半導体中のＧａＡｓは、シリコ
ンに比べて高い電子移動度及び半絶縁性などの優秀な物
質的特性を有しており、また、動作速度が速く、消費電
力が少ないので、軍事用及び宇宙通信用素子の製造にい
ろいろと用いられている。
ンに比べて高い電子移動度及び半絶縁性などの優秀な物
質的特性を有しており、また、動作速度が速く、消費電
力が少ないので、軍事用及び宇宙通信用素子の製造にい
ろいろと用いられている。
【０００６】前記素子中には、接合電界効果トランジス
タ、金属半導体電界効果トランジスタ、異種接合バイポ
ーラトランジスタ及び高電子移動度トランジスタなどを
含んでいる。
タ、金属半導体電界効果トランジスタ、異種接合バイポ
ーラトランジスタ及び高電子移動度トランジスタなどを
含んでいる。
【０００７】一般に、接合電界効果トランジスタ（以下
ＪＦＥＴという）は、ゲートの領域上のゲート電極に印
加される電圧によりＰＮ接合面に形成される空乏層の幅
の変化により有効チャンネルの厚さを変化させて、ソー
スの領域とドレインの領域との間に形成されたチャンネ
ルを通じて流れる電流を制御する。
ＪＦＥＴという）は、ゲートの領域上のゲート電極に印
加される電圧によりＰＮ接合面に形成される空乏層の幅
の変化により有効チャンネルの厚さを変化させて、ソー
スの領域とドレインの領域との間に形成されたチャンネ
ルを通じて流れる電流を制御する。
【０００８】高速、低雑音及び高集積化の傾向から、前
記ＪＦＥＴのゲートはサブミクロンの単位にまで減じら
れている。
記ＪＦＥＴのゲートはサブミクロンの単位にまで減じら
れている。
【０００９】図３は従来の接合電界効果トランジスタの
断面図である。
断面図である。
【００１０】従来の接合電界効果トランジスタＪＦＥＴ
は半絶縁性のＧａＡｓの基板１上に形成されたＮ形のＧ
ａＡｓの活性層３と、前記活性層３の所定の領域に高濃
度のＮ形の不純物がイオン注入されてソースの領域およ
びドレインの領域を形成するＮ＋形のキャップの領域
５，７と、前記キャップの領域５，７間の活性層３の領
域に高濃度のＰ形の不純物がイオン注入されたゲートの
領域９と、前記ゲートの領域上に形成されたゲート電極
１９と、前記キャップの領域５，７の上にそれぞれ形成
されたソース電極１５及びドレイン電極１７とからな
り、前記電極１５，１７，１９は、前記領域５，７，９
にそれぞれオームコンタクトする。
は半絶縁性のＧａＡｓの基板１上に形成されたＮ形のＧ
ａＡｓの活性層３と、前記活性層３の所定の領域に高濃
度のＮ形の不純物がイオン注入されてソースの領域およ
びドレインの領域を形成するＮ＋形のキャップの領域
５，７と、前記キャップの領域５，７間の活性層３の領
域に高濃度のＰ形の不純物がイオン注入されたゲートの
領域９と、前記ゲートの領域上に形成されたゲート電極
１９と、前記キャップの領域５，７の上にそれぞれ形成
されたソース電極１５及びドレイン電極１７とからな
り、前記電極１５，１７，１９は、前記領域５，７，９
にそれぞれオームコンタクトする。
【００１１】前記接合電界効果トランジスタはゲート電
極１９に陰（−）の電圧が印加されて空乏形の状態に動
作するとき、ＰＮ接合の空乏層の変化によりソースの領
域５と、ドレインの領域７の間の有効チャンネルの厚さ
を調節して流れる電流を制御する。
極１９に陰（−）の電圧が印加されて空乏形の状態に動
作するとき、ＰＮ接合の空乏層の変化によりソースの領
域５と、ドレインの領域７の間の有効チャンネルの厚さ
を調節して流れる電流を制御する。
【００１２】前記接合電界効果トランジスタは、ゲート
電極の長さにより限定されるチャンネルの長さを減らす
ことによってソース抵抗Ｒｓを小さくしてトランスコン
ダクタンスＧｍが向上するという特性を持つ。
電極の長さにより限定されるチャンネルの長さを減らす
ことによってソース抵抗Ｒｓを小さくしてトランスコン
ダクタンスＧｍが向上するという特性を持つ。
【００１３】
【発明が解決しようとする課題】しかし、従来の接合電
界効果トランジスタはチャネルの長さを限定するゲート
電極を写真蝕刻法により形成することから、有効チャン
ネルの長さを減らすためにゲート電極の長さを減らさな
ければならないという問題点があった。
界効果トランジスタはチャネルの長さを限定するゲート
電極を写真蝕刻法により形成することから、有効チャン
ネルの長さを減らすためにゲート電極の長さを減らさな
ければならないという問題点があった。
【００１４】また、エピタキシャル法により基板の上に
成長する層などの結晶状態が良好でないと、活性層を通
じて流れる電流が基板に漏れてスレッショルドを低下さ
せるショットチャンネル効果が起きるという問題があっ
た。
成長する層などの結晶状態が良好でないと、活性層を通
じて流れる電流が基板に漏れてスレッショルドを低下さ
せるショットチャンネル効果が起きるという問題があっ
た。
【００１５】従って、この発明は前記の問題点を解決す
るためになされたものであって、この発明の目的は、ゲ
ートの領域の下部に選択的エピタキシャル法を用いてボ
イドを形成して有効チャンネルの長さを減らし、漏れ電
流を防止することにより、ソース抵抗及びトランスコン
ダクタンスを向上させ、ショットチャンネル効果の発生
を防止することができる高速用及び低雑音用の接合電界
効果トランジスタＪＦＥＴ及びその製造方法を提供する
ことにある。
るためになされたものであって、この発明の目的は、ゲ
ートの領域の下部に選択的エピタキシャル法を用いてボ
イドを形成して有効チャンネルの長さを減らし、漏れ電
流を防止することにより、ソース抵抗及びトランスコン
ダクタンスを向上させ、ショットチャンネル効果の発生
を防止することができる高速用及び低雑音用の接合電界
効果トランジスタＪＦＥＴ及びその製造方法を提供する
ことにある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、この発明による接合電界効果トランジスタは、半絶
縁性の化合物半導体基板と、前記半導体基板上に＜１１
０＞の方向と所定の角にチルトされるように形成された
絶縁膜と、前記半導体基板の表面上に選択的に成長して
前記絶縁膜の上部にボイドを持つ第１導電形の活性層
と、前記活性層の所定の領域に形成された第１導電形の
キャップ層のソース／ドレインの領域と、前記ソース／
ドレインの領域間の活性層に形成される第２導電形のゲ
ート領域と、前記ソース／ドレイン領域とゲートの領域
の上部にそれぞれ形成される電極とを含む。
に、この発明による接合電界効果トランジスタは、半絶
縁性の化合物半導体基板と、前記半導体基板上に＜１１
０＞の方向と所定の角にチルトされるように形成された
絶縁膜と、前記半導体基板の表面上に選択的に成長して
前記絶縁膜の上部にボイドを持つ第１導電形の活性層
と、前記活性層の所定の領域に形成された第１導電形の
キャップ層のソース／ドレインの領域と、前記ソース／
ドレインの領域間の活性層に形成される第２導電形のゲ
ート領域と、前記ソース／ドレイン領域とゲートの領域
の上部にそれぞれ形成される電極とを含む。
【００１７】前記目的を達成するための、この発明によ
る接合電界効果トランジスタの製造方法は、半絶縁性化
合物半導体基板の上に＜１１０＞の方向と所定の角にチ
ルトされるように形成された絶縁膜のストライプパター
ンを形成する工程と、前記絶縁膜のストライプパターン
をマスクとして用いて前記絶縁膜が除去された領域の前
記半導体基板の上に第１導電形の活性層を選択的に成長
させる工程と、前記活性層の所定の領域に第１導電形の
キャップ層のソース／ドレインの領域を形成する工程
と、前記ソース／ドレインの領域の間の活性層の領域に
第２導電形のゲートの領域を形成する工程と、前記ソー
ス／ドレインの領域及び前記ゲートの領域の上部にオー
ムコンタクトする電極をそれぞれ形成する工程とからな
る。
る接合電界効果トランジスタの製造方法は、半絶縁性化
合物半導体基板の上に＜１１０＞の方向と所定の角にチ
ルトされるように形成された絶縁膜のストライプパター
ンを形成する工程と、前記絶縁膜のストライプパターン
をマスクとして用いて前記絶縁膜が除去された領域の前
記半導体基板の上に第１導電形の活性層を選択的に成長
させる工程と、前記活性層の所定の領域に第１導電形の
キャップ層のソース／ドレインの領域を形成する工程
と、前記ソース／ドレインの領域の間の活性層の領域に
第２導電形のゲートの領域を形成する工程と、前記ソー
ス／ドレインの領域及び前記ゲートの領域の上部にオー
ムコンタクトする電極をそれぞれ形成する工程とからな
る。
【００１８】
【実施例】以下、添付の図面を参照しながらこの発明に
よる接合電界効果トランジスタ及びその製造方法の好ま
しい実施例について詳細に説明する。
よる接合電界効果トランジスタ及びその製造方法の好ま
しい実施例について詳細に説明する。
【００１９】図１は、この発明による接合電界効果トラ
ンジスタの断面図である。
ンジスタの断面図である。
【００２０】図１を参照すれば、半絶縁性のＧａＡｓの
基板３１の表面上に、１〜１．５μｍの幅を持つ絶縁膜
３３が形成されている。前記絶縁膜３３は、酸化膜また
窒化膜に形成することができる。前記絶縁膜３３をマス
クとしてＧａＡｓの基板３１の上に低濃度のＮ形のＧａ
Ａｓ層の活性層３５を成長させて前記絶縁膜３３の上部
に中空のボイド３７を形成する。高濃度のＮ形のキャッ
プ層であるソースの領域３８及びドレインの領域３９が
前記活性層３５の中に形成されている。前記ボイド３７
の上部の活性層３５に拡散された高濃度のＰ形のゲート
の領域４１が形成されている。前記ソースの領域３８及
びドレインの領域３９の上にそれぞれオームコンタクト
するＡｕＧｅ／Ｎｉ／Ａｕからなるソース及びドレイン
電極５７，５９が形成されている。前記ゲートの領域４
１の上にオームコンタクトするＡｕＺｎ／Ａｕからなる
電極５１が形成されている。
基板３１の表面上に、１〜１．５μｍの幅を持つ絶縁膜
３３が形成されている。前記絶縁膜３３は、酸化膜また
窒化膜に形成することができる。前記絶縁膜３３をマス
クとしてＧａＡｓの基板３１の上に低濃度のＮ形のＧａ
Ａｓ層の活性層３５を成長させて前記絶縁膜３３の上部
に中空のボイド３７を形成する。高濃度のＮ形のキャッ
プ層であるソースの領域３８及びドレインの領域３９が
前記活性層３５の中に形成されている。前記ボイド３７
の上部の活性層３５に拡散された高濃度のＰ形のゲート
の領域４１が形成されている。前記ソースの領域３８及
びドレインの領域３９の上にそれぞれオームコンタクト
するＡｕＧｅ／Ｎｉ／Ａｕからなるソース及びドレイン
電極５７，５９が形成されている。前記ゲートの領域４
１の上にオームコンタクトするＡｕＺｎ／Ａｕからなる
電極５１が形成されている。
【００２１】このような構成を有する接合電界効果トラ
ンジスタはソースの領域３８とドレインの領域３９との
間の距離は小さいので有効チャンネルの長さは短くな
る。また、この発明による接合電界効果トランジスタは
ボイド３７と絶縁膜３３により活性層３５のゲートの領
域４１がＧａＡｓの基板３１と分けられて、それにより
漏れ電流が防止される。
ンジスタはソースの領域３８とドレインの領域３９との
間の距離は小さいので有効チャンネルの長さは短くな
る。また、この発明による接合電界効果トランジスタは
ボイド３７と絶縁膜３３により活性層３５のゲートの領
域４１がＧａＡｓの基板３１と分けられて、それにより
漏れ電流が防止される。
【００２２】次に、この発明による接合電界効果トラン
ジスタの製造方法を説明する。
ジスタの製造方法を説明する。
【００２３】図２は、この発明による接合電界効果トラ
ンジスタの製造工程図である。
ンジスタの製造工程図である。
【００２４】図２（Ａ）を参照すれば、（００１）の結
晶面を持つ半絶縁性のＧａＡｓの基板３１の表面上に絶
縁膜３３を５００〜１０００オングストロ−ムの厚さで
沈積する。前記絶縁膜３３は酸化膜ＳｉＯ2 または窒化
膜Ｓｉ3 Ｎ4 であってもよい。このとき、前記絶縁膜３
３は、前記ＧａＡｓの基板３１の＜１１０＞の方向に対
して２０〜３０°にチルトされている。次に、通常の写
真蝕刻法により前記絶縁膜の所定の領域を除去して残っ
ている絶縁膜３３を形成する。前記絶縁膜３３は、１〜
１．５μｍの幅を持ち、ストライプの形状を持つ。
晶面を持つ半絶縁性のＧａＡｓの基板３１の表面上に絶
縁膜３３を５００〜１０００オングストロ−ムの厚さで
沈積する。前記絶縁膜３３は酸化膜ＳｉＯ2 または窒化
膜Ｓｉ3 Ｎ4 であってもよい。このとき、前記絶縁膜３
３は、前記ＧａＡｓの基板３１の＜１１０＞の方向に対
して２０〜３０°にチルトされている。次に、通常の写
真蝕刻法により前記絶縁膜の所定の領域を除去して残っ
ている絶縁膜３３を形成する。前記絶縁膜３３は、１〜
１．５μｍの幅を持ち、ストライプの形状を持つ。
【００２５】その次に、選択的金属有機化学気相蒸着法
（以下ＳＭＯＣＶＤという）でＮ形のＧａＡｓ層３４を
前記絶縁膜３３でマスキングされている領域を除いてＧ
ａＡｓの基板３１の表面の上部に成長させる。このと
き、前記Ｎ形のＧａＡｓ層３４は、前記絶縁膜３３の表
面上では成長せず、ＧａＡｓの基板３１の表面上でのみ
選択的に成長するので前記Ｎ形のＧａＡｓ層３４は、前
記絶縁膜３３の厚さまで垂直方向へ成長する。その後、
前記Ｎ形のＧａＡｓ層３４は、垂直方向に引続き成長す
るとともに、前記Ｎ形のＧａＡｓ層３４の露出している
側面に対して水平方向にも成長して絶縁膜３３の上部領
域から逆傾斜の側面を持つ。
（以下ＳＭＯＣＶＤという）でＮ形のＧａＡｓ層３４を
前記絶縁膜３３でマスキングされている領域を除いてＧ
ａＡｓの基板３１の表面の上部に成長させる。このと
き、前記Ｎ形のＧａＡｓ層３４は、前記絶縁膜３３の表
面上では成長せず、ＧａＡｓの基板３１の表面上でのみ
選択的に成長するので前記Ｎ形のＧａＡｓ層３４は、前
記絶縁膜３３の厚さまで垂直方向へ成長する。その後、
前記Ｎ形のＧａＡｓ層３４は、垂直方向に引続き成長す
るとともに、前記Ｎ形のＧａＡｓ層３４の露出している
側面に対して水平方向にも成長して絶縁膜３３の上部領
域から逆傾斜の側面を持つ。
【００２６】図２（Ｂ）を参照すれば、前記ＧａＡｓ層
３４は引続いて成長して逆傾斜の側面を合わせるように
なり、その後、垂直方向へ成長して平坦化した表面を持
つＧａＡｓ層３５を形成する。これによって、前記絶縁
膜３の上部に中空のボイド３７が形成される。前記ボイ
ド３７の高さは、前記絶縁膜３３の幅により決まる。
３４は引続いて成長して逆傾斜の側面を合わせるように
なり、その後、垂直方向へ成長して平坦化した表面を持
つＧａＡｓ層３５を形成する。これによって、前記絶縁
膜３の上部に中空のボイド３７が形成される。前記ボイ
ド３７の高さは、前記絶縁膜３３の幅により決まる。
【００２７】図２（Ｃ）を参照すれば、前記Ｎ形のＧａ
Ａｓ層３５の上部に窒化膜を沈積し、通常の写真蝕刻法
によりソース／ドレインの領域３８，３９を形成するた
めの前記窒化膜の窓を形成する。その後、通常のイオン
注入法によりＮ形の不純物のシリコンＳｉまたはセレニ
ウムＳｅを１ｘ１０17〜２ｘ１０18ions／cm3 の線量と
５０〜１００Kev のエネルギーでイオン注入する。
Ａｓ層３５の上部に窒化膜を沈積し、通常の写真蝕刻法
によりソース／ドレインの領域３８，３９を形成するた
めの前記窒化膜の窓を形成する。その後、通常のイオン
注入法によりＮ形の不純物のシリコンＳｉまたはセレニ
ウムＳｅを１ｘ１０17〜２ｘ１０18ions／cm3 の線量と
５０〜１００Kev のエネルギーでイオン注入する。
【００２８】図２（Ｄ）を参照すれば、窓が形成された
前記窒化膜を通常の湿式蝕刻法により除去し、また他の
窒化膜をイオン注入された前記Ｎ形のＧａＡｓ層３５の
上部に沈積した後、通常の写真蝕刻法によりゲートの領
域４１を形成するための前記窒化膜の窓を前記ボイド３
７の上部に形成する。その後、通常のイオンの注入法に
よりＰ形の不純物のベリリウムＢｅまたはマグネシウム
Ｍｇを１ｘ１０17〜２ｘ１０18ions／cm3 の線量と５０
〜１００Kev のエネルギーでイオン注入する。
前記窒化膜を通常の湿式蝕刻法により除去し、また他の
窒化膜をイオン注入された前記Ｎ形のＧａＡｓ層３５の
上部に沈積した後、通常の写真蝕刻法によりゲートの領
域４１を形成するための前記窒化膜の窓を前記ボイド３
７の上部に形成する。その後、通常のイオンの注入法に
よりＰ形の不純物のベリリウムＢｅまたはマグネシウム
Ｍｇを１ｘ１０17〜２ｘ１０18ions／cm3 の線量と５０
〜１００Kev のエネルギーでイオン注入する。
【００２９】図２（Ｅ）を参照すれば、通常の湿式蝕刻
法により前記絶縁膜を除去した後、イオン注入された層
３８，３９，４１を熱処理して拡散させる。このとき、
活性層３５または基板３１のうち砒素Ａｓが外部に拡散
しないようにするために、イオン注入された活性層３５
の上部に窒化膜を形成して熱処理したり、砒素Ａｓを過
圧の雰囲気で熱処理する。
法により前記絶縁膜を除去した後、イオン注入された層
３８，３９，４１を熱処理して拡散させる。このとき、
活性層３５または基板３１のうち砒素Ａｓが外部に拡散
しないようにするために、イオン注入された活性層３５
の上部に窒化膜を形成して熱処理したり、砒素Ａｓを過
圧の雰囲気で熱処理する。
【００３０】その後、通常のリフト−オフ法により前記
ゲートの領域４１にオームコンタクトするゲート電極５
１と前記キャップの領域３７，３９にオームコンタクト
するソース及びドレイン電極５７，５９をそれぞれ形成
する。このとき、ソース及びドレイン電極５７，５９は
ＡｕＧｅ／Ｎｉ／Ａｕからなり、ゲートの電極５１はＡ
ｕＺｎ／Ａｕから成る。
ゲートの領域４１にオームコンタクトするゲート電極５
１と前記キャップの領域３７，３９にオームコンタクト
するソース及びドレイン電極５７，５９をそれぞれ形成
する。このとき、ソース及びドレイン電極５７，５９は
ＡｕＧｅ／Ｎｉ／Ａｕからなり、ゲートの電極５１はＡ
ｕＺｎ／Ａｕから成る。
【００３１】前記実施例におけるＧａＡｓの基板はＩｎ
Ｐの基板及びＧａＰの基板とすることができ、また、基
板の結晶面は（１００）及び（０１０）とすることもで
きる。
Ｐの基板及びＧａＰの基板とすることができ、また、基
板の結晶面は（１００）及び（０１０）とすることもで
きる。
【００３２】
【発明の効果】従って、この発明による接合電界効果ト
ランジスタ及びその製造方法はＳＭＯＣＶＤ法によりゲ
ートの領域の下部にボイドを形成して有効チャンネルの
長さを調整し、漏れ電流を防止することにより、ソース
の抵抗及びトランスコンダクタンスを向上させ、ショッ
トチャンネル効果の発生を防止して高速及び低雑音の効
果を有する。
ランジスタ及びその製造方法はＳＭＯＣＶＤ法によりゲ
ートの領域の下部にボイドを形成して有効チャンネルの
長さを調整し、漏れ電流を防止することにより、ソース
の抵抗及びトランスコンダクタンスを向上させ、ショッ
トチャンネル効果の発生を防止して高速及び低雑音の効
果を有する。
【図１】この発明による接合電界効果トランジスタの断
面図である。
面図である。
【図２】この発明による接合電界効果トランジスタの製
造工程図である。
造工程図である。
【図３】従来の接合電界効果トランジスタの断面図であ
る。
る。
３１ 基板 ３３ 絶縁膜 ３５ 活性層 ３７ ボイド ３８ ソース領域 ３９ ドレイン領域 ４１ ゲート領域 ５１，５７，５９ 電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (12)
- 【請求項１】 半絶縁性の化合物半導体基板と、前記半
導体基板の上に＜１１０＞の方向と所定の角にチルトさ
れるように形成された絶縁膜と、前記半導体基板の表面
上に選択的に成長して前記絶縁膜の上部にボイドを持つ
第１導電形の活性層と、前記活性層の所定の領域に形成
された第１導電形のキャップ層のソース／ドレインの領
域と、前記ソース／ドレインの領域間の活性層に形成さ
れる第２導電形のゲート領域と、前記ソース／ドレイン
の領域と前記ゲート領域との上部にそれぞれ形成される
電極とを含む接合電界効果トランジスタ。 - 【請求項２】 半導体基板は、ＧａＡｓ、ＩｎＰまたは
ＧａＰ中のいずれか一つであることを特徴とする請求項
１に記載の接合電界効果トランジスタ。 - 【請求項３】 第１導電形はＮ形あり、第２導電形はＰ
形であることを特徴とする請求項１に記載の接合電界効
果トランジスタ。 - 【請求項４】 半導体基板の結晶面は、（００１），
（１００）または（０１０）であることを特徴とする請
求項１に記載の接合電界効果トランジスタ。 - 【請求項５】 絶縁膜は、酸化膜または窒化膜のいずれ
か一つであることを特徴とする請求項１に記載の接合電
界効果トランジスタ。 - 【請求項６】 半絶縁性の化合物半導体基板の上に＜１
１０＞の方向と所定の角にチルトされるように形成され
た絶縁膜のストライプパターンを形成する工程と、前記
絶縁膜のストライプパターンをマスクとして用いて前記
絶縁膜が除去された領域の前記半導体基板の上に第１導
電形の活性層を選択的に成長させる工程と、前記活性層
の所定の領域に第１導電形のキャップ層のソース／ドレ
インの領域を形成する工程と、前記ソース／ドレイン領
域間の活性層の領域に第２導電形のゲートの領域を形成
する工程と、前記ソース／ドレインの領域及び前記ゲー
トの領域の上部にオームコンタクトする電極をそれぞれ
形成する工程とを含む接合電界効果トランジスタの製造
方法。 - 【請求項７】 前記絶縁膜は、＜１１０＞の方向と２０
〜３０°の角度を持つように形成されたことを特徴とす
る請求項６に記載の接合電界効果トランジスタの製造方
法。 - 【請求項８】 前記活性層は、選択的ＭＯＣＶＤ法によ
り選択的に成長されることを特徴とする請求項６に記載
の接合電界効果トランジスタの製造方法。 - 【請求項９】 前記第１導電形のソース／ドレインの領
域はＮ形のシリコンＳｉまたはセレニウムＳｅのいずれ
か一つをイオン注入して形成されることを特徴とする請
求項６に記載の接合電界効果トランジスタの製造方法。 - 【請求項１０】 前記第２導電形の領域は、Ｐ形のベリ
リウムＢｅまたはマグネシウムＭｇのいずれか一つをイ
オン注入して形成されることを特徴とする請求項６に記
載の接合電界効果トランジスタの製造方法。 - 【請求項１１】 ソース／ドレイン電極とゲート電極は
互いに異なる物質により形成されることを特徴とする請
求項６に記載の接合電界効果トランジスタの製造方法。 - 【請求項１２】 ソース／ドレイン電極は、ＡｕＧｅ／
Ｎｉ／Ａｕで形成されており、ゲート電極はＡｕＺｎ／
Ａｕからなることを特徴とする請求項１１に記載の接合
電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-4434 | 1992-03-18 | ||
| KR1019920004434A KR930020712A (ko) | 1992-03-18 | 1992-03-18 | 접합 전계효과트랜지스터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613410A true JPH0613410A (ja) | 1994-01-21 |
Family
ID=19330541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5059056A Pending JPH0613410A (ja) | 1992-03-18 | 1993-03-18 | 接合電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0613410A (ja) |
| KR (1) | KR930020712A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574182A (en) * | 1978-11-29 | 1980-06-04 | Matsushita Electric Ind Co Ltd | Preparing junction type field effect transistor |
| JPH01133373A (ja) * | 1987-11-19 | 1989-05-25 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH01251665A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | ３−５族化合物半導体電界効果トランジスタの製造方法 |
| JPH01286469A (ja) * | 1988-05-13 | 1989-11-17 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
| JPH03145737A (ja) * | 1989-10-31 | 1991-06-20 | Oki Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| JPH03196641A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
-
1992
- 1992-03-18 KR KR1019920004434A patent/KR930020712A/ko not_active Withdrawn
-
1993
- 1993-03-18 JP JP5059056A patent/JPH0613410A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574182A (en) * | 1978-11-29 | 1980-06-04 | Matsushita Electric Ind Co Ltd | Preparing junction type field effect transistor |
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| JPH01251665A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | ３−５族化合物半導体電界効果トランジスタの製造方法 |
| JPH01286469A (ja) * | 1988-05-13 | 1989-11-17 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
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| JPH03196641A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020712A (ko) | 1993-10-20 |
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