JPH01251971A - デジタル波形等化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、文字多重放送受信機において、テレビジョ
ン信号に重畳された文字多重信号をデジタル的に波形等
化するためのデジタル波形等化装置に関する。

（従来の技術） テレビジョン信号に重畳された文字多重信号を受信する
文字多重放送受信機においては、一般に、文字多重信号
を波形等化するための波形等化装置が設けられている。

第５図にこの波形等化装置の従来構成を示す。

図示の波形等化装置は、受信された文字多重信号をデジ
タル信号に変換して波形等化するデジタル波形等化装置
である。

この第５図において、入力端子１１に供給されたアナロ
グの文字多重信号は、アナログ／デジタル変換回路（以
下、Ａ／Ｄ変換回路と記す）１２によりデジタル信号に
変換される。このデジタル信号は、例えば、トランスバ
ーサルフィルタによって構成される波形等化器１ｊによ
り波形等化された後、デコーダ１４でデコードされる。

このデコード出力は出力端子１５に供給される。

上記Ａ／Ｄ変換回路１２で用いるサンプリングクロック
は、次のようにして作られる。すなわち、上記入力端子
１１に供給された文字多重信号は、ざらに、位相比較回
路１６に供給され、Ａ／Ｄ変換回路１２から出力される
デジタルの文字多重信号と位相比較される。この比較結
果はサンプリングクロックを発生するクロック発生回路
１７に供給される。このクロック発生回路１７は、上記
比較結果に従って、入力端子１１に供給される文字多重
信号とＡ／Ｄ変換回路１２から出力される文字多重信号
との位相が一致するように、クロック発生回路１７から
出力されるサンプリングクロックの位相を制御する。こ
れにより、文字多重信号のピークを打抜く位相を有する
サンプリングクロックが得られる。

なお、位相比較回路１６における位相比較動作は、クロ
ックランイン信号（以下、ＣＲＩ信号と記す）の重畳期
間においてのみ行われる。これは、クロックランイン検
出回路１８により入力端子１１に供給された文字多重信
号からＣＲＩ信号を検出することによりなされる。第６
図にＣＲＩ信号を示す。

従来のデジタル波形等化装置は上述したような構成を有
するものであるが、この構成の場合、次のような問題あ
った。

（１）文字多重信号の位相が変化すると、その変化時か
らある期間、適正サンプリング位相を得ることができな
い。

これは、第５図の構成の場合、位相比較回路１６、クロ
ック発生回路１７、Ａ／Ｄ変挽回路１２からなる自動位
相制御ループ（以下、ＡＰＣループと記す）によってサ
ンプリングクロックの位相を制御することにより、適正
サンプリング位相を得るようになっているためである。

すなわち、このような構成では、文字多重信号の位相が
変化した場合、ＡＰＣループが時定数を有するため、す
ぐにはサンプリング位相を補正することができないから
である。

これにより、例えば、文字多重信号の位相が重畳ライン
ごとに変化するような場合は、重畳ラインが切り変わっ
てからある期間、文字多重信号のサンプリング位相が適
性位相からずれ、デジタル信号の品位が低下する。

（２）文字多重信号のＳＮ比が悪い場合やゴースト信号
の重畳によりＣＲＩ部に波形歪みが生じた場合、適正サ
ンプリング位相を得ることができないことがある。これ
により、波形等化器２５における歪みの補正量が増加し
、その等化性能が劣化する。

これは、従来のデジタル波形等化装置が、サンプリング
位相の補正情報を、以前の位相補正情報とは別に、所定
の周期的で新たに得ているため、波形歪み等の影響を直
接受けるからである。

（発明が解決しようとする課題） 以上述べたように従来のデジタル波形等化装置において
は、文字多重信号の位相が変化した場合、そのサンプリ
ング位相をリアルタイムで補正することができないため
、文字多重信号の位相が変化してからある期間、波形等
化出力の品位が低下するという問題と、文字多重信号に
波形歪み等が生じると、適正サンプリング位相を設定す
ることができないという問題があった。

そこで、この発明は、文字多重信号の位相が変化しても
、リアルタイムでそのサンプリング位相を補正すること
ができ、かつ、文字多重信号のＳＮ比が低下したり、波
形歪みがあっても、確実に適正サンプリング位相を設定
することができるデジタル波形等化装置を提供すること
を目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するためにこの発明は、受信したアナロ
グの文字多重信号を、その信号伝送周波数のｍ（ｍは２
Ｌｉ上の正の整数）倍のサンプリング周波数でデジタル
信号に変換する手段と、この手段の変換出力からクロッ
クランイン信号の周波数をもつ信号成分を抽出し、この
抽出出力うち、サンプリング位相の同じものどうしを別
々に加算することにより、ｍ個の加算出力を得る手段と
、このｍ個の加算出力の大きさに従って、デジタル文字
多重信号を、その伝送周波数を有しかつ適正位相でサン
プリングされた信号にレート変換する手段とを設けるよ
うにしたものである。

（作用） 上記構成のように、文字多重信号をその伝送周波数のｍ
倍の周波数でサンプリングし、このうち、サンプリング
位相の同じものどうしを個別に加算し、その大きさに従
って、サンプリング位相を設定する構成によれば、従来
のＡＰＣループのような時定数回路を必要としないので
０文字多重信号の位相が変化してもリアルタイムでサン
プリング位相を補正することができる。

また、デジタル変換出力のうち、サンプリング位相が同
じものどうしを独立に複数加算し、この加算出力に従っ
て、サンプリング位相を補正するようになっているので
、ｍ個の加算出力に位相歪み等の影響がランダムに生じ
、また、ＣＲ１部に限定しなくてよいので、結果的にノ
イズや波形歪み等の影響を受けない状態で位相補正を行
うことができる。

（実施例） 以下、図面を参照しながらこの癲明の実施例を詳細に説
明する。

第１図はこの発明の第１の実施例の構成を示す回路図で
あり、第２図はこの第１図の各部の信号波形を示す信号
波形図である。

第１図において、２１は受信されたアナログの文字多重
信号が供給される入力端子である。この入力端子２１に
供給された文字多重信号はＡ／Ｄ変挽回路２２に供給さ
れ、その信号伝送周波数の２倍の周波数を有するサンプ
リングクロックに従ってデジタル信号Ｓ１に変換される
。このデジタル信号Ｓ１を第２図（ａ）に示す。

このデジタル信号Ｓ１は、遅延回路２３で所定時間遅延
された後、サブサンプル回路２４に供給される。そして
、このサブサンプル回路２４でサブサンプリングされ、
文字多重信号の伝送レートと同じレートの信号に変換さ
れる。このサブサンプル回路２５の出力は、波形等化器
２６で波形等化された後、デコーダ２６でデコードされ
る。このデコード出力は、出力端子２７に供給される。

上記Ａ／Ｄ変挽回路２２のサンプリングクロックは、文
字多重信号の伝送周波数と同じ周波数のクロックを発生
するクロック発生回路２８とこのクロック発生回路２８
の出力クロックを２逓倍する２゛逓倍回路２９によって
生成される。

上記Ａ／Ｄ変挽回路２２の出力は、さらに、バンドパス
フィルタ（以下、ＢＰＦと記す）３０に供給される。こ
の１３ＰＦ３１は、入力信号からＣＲＩ信号と同じ周波
数をもつ信号成分を抽出する。この抽出出力Ｓ２を第２
図（ｂ）に示す。

この抽出出力Ｓ２は同期加算回路３１で絶対値をとられ
た後、同期加算される。これにより、この同期加算回路
３１からは、サンプリング位相の同じものどうしが別々
に加算された２つの加算出力が得られる。第２図（Ｃ）
に上記抽出出力Ｓ２の絶対値出力Ｓ３を示す。

同期加算回路３１から出力される２つの加算出力は比較
回路３２で大きさを比較される。この比較結果は上記サ
ブサンプル回路２４に供給される。

このサブサンプル回路２４は、この比較結果に従って、
加算出力の大きい方の位相でサンプリングされたデジタ
ル信号を選択する。これにより、サブサンプル回路２４
からは、適正サンプリング位相でサンプリングされたデ
ジタル信号が選択される。

第２図の例では、異なるサンプリング位相でサンプリン
グされた２つのデジタル信号「Ｏ」。

「×」のうち、デジタル信号ｒＯＪの加算値のほうが大
きいので、このデジタル信号ｒＯＪが選択される。

なお、上記遅延回路２３は、サブサンプル回路２４に供
給されるデジタル文字多重信号と比較回路３２の出力と
の時間合せのための回路である。

第３図は第１図の具体的構成の一例を示す回路図である
。

この第３図において、サブサンプル回路２４は、３つの
ラッチ回路２４１，２４２．２４３と選択回路２４４か
らなる。ラッチ回路２４１は、第２図を参照しながら説
明するならば、２つのデジタル信号ｒＯＪ、ｒＸＪを全
てラッチする。ラッチ回路２４２は、このうち、デジタ
ル信号「０」をラッチし、ラッチ回路２４３はデジタル
信号ｒＸＪをラッチする。選択回路２４４は、この２つ
のラッチ出力のうち、比較回路３２の比較結果に従って
、いずれか一方のラッチ出力を選択することにより、デ
ジタル信号のレート変換を行う。

ＢＰＦ３０は、２つのラッチ回路３０１゜３０２と減算
回路３０３からなり、次の式（１）で示される通過帯域
特性×１に従って、ＣＲＩ信号の周波数をもつ信号成分
を抽出する。

Ｘ、＝　１−Ｚ’″２　　　　　　　・・・・・・（１
）同期加算回路３１は、絶対値回路３１１、加算回路３
１２．２つのラッチ回路３１３．３１４からなり、次の
式（２で示される加算特性×２に従つて、同期加算を行
う。

以上詳述したこの実施例によれば次のような効果がある
。

（１）文字多重信号の位相が変化してもり１ルタイムで
サンプリング位相を補正することができる。

これは、文字多重信号をその伝送周波数の２倍のサンプ
リング周波数でデジタル信号に変換し、この変換出力の
うち、同じ位相でサンプリングされたものどうしを複数
別々に加算し、２つの加算出力の大きさに従って、いず
れか一方のサンプリング出力を選択するようにしたため
である。すなわち、このような構成では、従来のＡＰＣ
ループのようなサンプリング位相の補正に遅延をもたら
すような時定数回路が不要となるので、リアルタイムの
位相補正が可能となるわけである。

（２）文字多重信号のＳＮ比が悪化したり、ゴースト信
号により波形が歪んでも適正サンプリング位相を得るこ
とができる。これにより、波形等化量２５での歪みの補
正量を小さくすることができ、安定な波形等化動作を行
うことが可能となる。

これは、サンプリング位相の異なるデジタル信号の大き
さを比較するのに、サンプリング位相の同じものを複数
加算したものどうしを比較するようにしたため、２つの
比較対象に波形歪み等の影響がランダムに生じ、結果的
にノイズや波形歪み等の影響を受けない状態で比較する
ことができるからである。

（３）カラーバースト信号のない白黒テレビジョン放送
時にも、適正サンプリング位相を得ることができる。

これは、サンプリグクロックの位相を考慮する必要がな
いため、これをカラーバースト信号にロックする必要が
ないからである。

以上この発明の一実施例を説明したが、これと同じ構成
において、サンプリングクロックの周波数を文字多重信
号の伝送周波数の３倍以上の整数倍にすれば、得られる
サンプリング位相の精度をさらに高めることができる。

第３図はこの発明の他の実施例の構成を示す回路図であ
る。

この実施例は、サンプリングクロックの周波数を高（す
る代わりに、異なるサンプリング位相でサンプリングさ
れた２つのデジタル信号を使って直線補間を行うことに
より、適正サンプリング位相をもつデジタルを得るよう
にしたものである。

すなわち、第４図において、４１が直線補間回路である
。この直線補間回路４１は、遅延回路２３から出力され
る２つのサンプリング出力を使って直線補間を行うこと
により、適正サンプリング位相のサンプリング出力を得
る。この場合の補間係数は、同期加算回路３１から出力
される２つの加算出力の大きさに従って、補間係数演算
回路４２から出力される。

なお、この場合、同期加算回路３１の加算処理は、入力
端子２１に供給される文字多重信号からＣＲＩ信号を検
出するクロックランイン検出回路４２の検出出力に従っ
て、ＣＲＩ信号の重畳期間のみ行われる。

このような構成によれば、常に、文字多重信号のピーク
を打抜く最適サンプリング位相を得ることができる。但
し、得られるデジタル信号の大きさは、文字多重信号の
ピーク値と異なるが、これは、このデジタル信号を波形
等上器２５に通すことにより、補正することができる。

また、この実施例では、同期加算を行う期間をＣＲＩ信
号の重畳期間に限定したので、限定しない場合よりも精
度の高いサンプリング位相を得ることができる。

なお、この発明は、先の実施例に限定されるものではな
い。

例えば、データ補間の方法としては、直線補間以外の方
法を用いてもよい。

また、適正サンプリング位相が得られるようにデジタル
信号をレート変換する方法としては、サブサンプルやデ
ータ補間以外の方法を使用してもよい。

［発明の効果］ 以上述べたようにこの発明によれば、文字多重信号の位
相が変化しても、リアルタイムでそのサンプリング位相
を補正することができ、かつ、文字多重信号のＳＮ比が
低下したり、ゴースト信号等により歪みがあっても、確
実に適正サンプリング位相を設定することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するための信号波形図、第３図
は第１図の具体的構成の一例を示す回路図、第４図はこ
の発明の他の実施例の構成を示す回路図、第５図は従来
のデジタル波形等化装置の構成を示す回路図、第６図は
文字多重信号のデータ構造を示す信号波形図である。 ２１−・・入力端子、２２・・・Ａ／Ｄ変換回路、２３
・・・遅延回路、２４・・・サブサンプル回路、２５・
・・波形等化器、２６・・・デコーダ、２７・・・出力
端子、２８・・・クロック発生回路、２９・・・２逓倍
回路、３０・・・ＢＰＦ、３１・・・同期加算回路、３
２・・・比較回路、４１・・・直線補間回路、４２・・
・補間係数演算回路、４３・・・ＣＲＩ検出回路。

Claims (1)

1. 【特許請求の範囲】 受信したアナログの文字多重信号を、その伝送周波数の
   ｍ（ｍは２以上の正の整数）倍のサンプリング周波数で
   デジタル信号に変換するアナログ／デジタル変換手段と
   、 このアナログ／デジタル変換手段の変換出力からクロッ
   クランイン信号の周波数をもつ信号成分を抽出する信号
   抽出手段と、 上記信号抽出手段の抽出出力のうち、サンプリング位相
   の同じものどうしを別々に加算することにより、ｍ個の
   加算出力を得る加算手段と、この加算手段から得られる
   ｍ個の加算出力の大きさに従って、上記アナログ／デジ
   タル変換手段の変換出力を、上記文字多重信号の伝送周
   波数を有しかつ適正位相でサンプリングされた信号にレ
   ート変換するレート変換手段と、 このレート変換手段の変換出力を波形等化する波形等化
   手段とを具備したデジタル波形等化装置。