JPH01253894A - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
- Publication number
- JPH01253894A JPH01253894A JP63082022A JP8202288A JPH01253894A JP H01253894 A JPH01253894 A JP H01253894A JP 63082022 A JP63082022 A JP 63082022A JP 8202288 A JP8202288 A JP 8202288A JP H01253894 A JPH01253894 A JP H01253894A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sense amplifier
- gate
- potential
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミックＲＡＭの高速化に関するもの
である。
である。
第８図は、従来のダイナミックＲＡＭのセンスアンプ周
辺回路である。図において、 ＋１１は（２１のＭＯＳ
）ランジスタと（３（のキャパシタで構成されたメモ
リセルである。１４１ハワード線、（６）はピッ）ｆｆ
ｌ対、（６１はセンスアンプ、ｔ？ｌｉｊセンスアンプ
活性化信号である。（８）はＩ／Ｏゲー１− 、 （９
１げＹアドレス選択信号、（１０）はＩ／Ｏ線対である
。
辺回路である。図において、 ＋１１は（２１のＭＯＳ
）ランジスタと（３（のキャパシタで構成されたメモ
リセルである。１４１ハワード線、（６）はピッ）ｆｆ
ｌ対、（６１はセンスアンプ、ｔ？ｌｉｊセンスアンプ
活性化信号である。（８）はＩ／Ｏゲー１− 、 （９
１げＹアドレス選択信号、（１０）はＩ／Ｏ線対である
。
第４図は、各信号のタイミング、チャートを示したもの
である。
である。
まず、罰コが立ち下がると、Ｘアジレスが選択され、ワ
ード裸の電位が上昇する・メモリセル…に記憶されてい
る情報は、ビット線を経てセンスアンプへと伝えられる
。
ード裸の電位が上昇する・メモリセル…に記憶されてい
る情報は、ビット線を経てセンスアンプへと伝えられる
。
次いで、センスアンプ活性化信号（７）が高電位になる
と、センスアンプ１６）はビット線対−５１の電位変化
を感知し、Ｂ’／ｒａＤの電位ｌｔ変化させる。
と、センスアンプ１６）はビット線対−５１の電位変化
を感知し、Ｂ’／ｒａＤの電位ｌｔ変化させる。
そしてその１室径Ｙアドレスが選択されると、Ｉ／Ｏゲ
ート（８）が開き情報はＩ１０礫対ｆ１０１ Ｋ伝えら
れる。この際センスアンプは、Ｉ／Ｏ磯対及びビット線
対びＪ浮遊容噴に蓄積される電荷の充放電を行う必要が
あり、Ｉｌｏ 線対の電位変化が遅れる。
ート（８）が開き情報はＩ１０礫対ｆ１０１ Ｋ伝えら
れる。この際センスアンプは、Ｉ／Ｏ磯対及びビット線
対びＪ浮遊容噴に蓄積される電荷の充放電を行う必要が
あり、Ｉｌｏ 線対の電位変化が遅れる。
なお第４図中の破線は、電荷蓄積効果ｆｆ：無祝し九時
の信号の様子である。
の信号の様子である。
従来のダイナミックＲＡＩＩ；ｔ、ビット線対とエ１０
＃対の町方の′１荷の充放電ヲ、センスアンプが負担し
ていたために、Ｉ／Ｏ４Ｍ対への絖み出しが遅れる。こ
のために、ＲＡＳアクセスタイムｔＲＡｃが遅くなって
いる。
＃対の町方の′１荷の充放電ヲ、センスアンプが負担し
ていたために、Ｉ／Ｏ４Ｍ対への絖み出しが遅れる。こ
のために、ＲＡＳアクセスタイムｔＲＡｃが遅くなって
いる。
この発明は、上記のような問題点を解消するためになさ
れたものである。センスアンプが充放電する′ＩＩＬ荷
を軽減し、ＴＲＡＣ’ｅ高速化しようというものである
。
れたものである。センスアンプが充放電する′ＩＩＬ荷
を軽減し、ＴＲＡＣ’ｅ高速化しようというものである
。
この発明に係る装置は、ビット線とセンスアンプとの間
に、トランスフアゲ−トラ設けたものである。
に、トランスフアゲ−トラ設けたものである。
この発明におけるトランスファゲートは、センスアンプ
がビット線の電位変化全感知した後間じるようになって
いる。このため、センスアンプへのビット線浮遊容蝋の
１ｌａｑＩを無視できるのでｔｕＡｅは高速化される。
がビット線の電位変化全感知した後間じるようになって
いる。このため、センスアンプへのビット線浮遊容蝋の
１ｌａｑＩを無視できるのでｔｕＡｅは高速化される。
〔発明の実施−１〕
以下、この発明の一実施例？図に従って説明する。
なお第８図お同−符号汀１ｒＪ−筐たは相当部分である
ので、説明は省略する。
ので、説明は省略する。
第１図は、この発明でのセンスアンプ周辺回路である。
（１カはビット保トランスファゲートである。ｔ１３１
はＹアドレス選択信号（９１の否定であるビット線ゲー
ト駆前信号である。
はＹアドレス選択信号（９１の否定であるビット線ゲー
ト駆前信号である。
第２図は各信号のタイミングチャート？示したものであ
る。
る。
まず、ＲＡＥＩが立ち下がるとＸアドレスが選択され、
ワード線電位が上昇し、メモリセルｔ１１に記憶されて
いる情報は、ビット線トランスファゲート１１２１ ｉ
経てセンスアンプへと伝えられる。
ワード線電位が上昇し、メモリセルｔ１１に記憶されて
いる情報は、ビット線トランスファゲート１１２１ ｉ
経てセンスアンプへと伝えられる。
ビット線の電位変化？センスアンプが感知した直後に、
ビット襟トランスファゲートαカは閉じられ、Ｉ／Ｏゲ
ートは開かれる。
ビット襟トランスファゲートαカは閉じられ、Ｉ／Ｏゲ
ートは開かれる。
この際、ビット線対−６１の電荷は、メモリセルＶＣ情
報？書き込めるほど充分ではない。したがって、ＲＡＳ
アクセスタイムｔｕＡｃ［ｌｅ響を及ぼさない、Ｉ／Ｏ
線対（ｌＯ）へのデータ読み出しが完全に行われた後に
、ビット線トランスファゲート（１２１を開いてビット
線の電荷を情報？書き込むのに光分な状態にして、セン
スアンプ活性化信号１７）、ワード保＋４１の電位を低
電位にする。
報？書き込めるほど充分ではない。したがって、ＲＡＳ
アクセスタイムｔｕＡｃ［ｌｅ響を及ぼさない、Ｉ／Ｏ
線対（ｌＯ）へのデータ読み出しが完全に行われた後に
、ビット線トランスファゲート（１２１を開いてビット
線の電荷を情報？書き込むのに光分な状態にして、セン
スアンプ活性化信号１７）、ワード保＋４１の電位を低
電位にする。
上記実旌例では、コラムデコーダの出力信号で、ビット
線とセンスアンプケ切り離なす煽今金示した。従って、
アクセスする選択ビット線のみが上場の動作？する。し
かし、レイアウトの都合上コラムデコーダの出カイ百号
を使用できない場合、上記の切り離なすタイミング信号
をセンスアンプ活性化信号（））の遅廷信号で構成し、
センス動作ｒした全てのビット線が上述の動作？する様
にしてもその効果は変らない。
線とセンスアンプケ切り離なす煽今金示した。従って、
アクセスする選択ビット線のみが上場の動作？する。し
かし、レイアウトの都合上コラムデコーダの出カイ百号
を使用できない場合、上記の切り離なすタイミング信号
をセンスアンプ活性化信号（））の遅廷信号で構成し、
センス動作ｒした全てのビット線が上述の動作？する様
にしてもその効果は変らない。
以上のようにこの発明によれば、ビット線浮遊容噴のＩ
／Ｏ線読み出し速度への影＃を無視でさ、従来よりもＩ
／Ｏ礫のｄみ出し速度が高速化きれる効果がある。
／Ｏ線読み出し速度への影＃を無視でさ、従来よりもＩ
／Ｏ礫のｄみ出し速度が高速化きれる効果がある。
第１図は、この発明の一実施例によるダイナミックＲＡ
Ｍの回路図、第２図は、第１図ｒＣおける６０！号のタ
イミングチャートである。第３図は従来のダイナミック
ＲＡＭの回路図、第４図は、第８図における各信号のタ
イミングチャートである。 １璽１汀メモリセル、 ＋２１１２Ｍ ＯＳ ｌ−ラン
ジスタ、１３１はキャパシタ、＋４１ｉｊワード嵯、１
６）ζビット線、（６）けセンスアンプ、＋７１１ｄセ
ンスアンプ活性化信号、（８）はＩ１０ゲート、（９１
はＹアドレス選択信号、＋ｌ０ＩＨＩ１０ 線、αｌｌ
ｉセンスアンプＩ１０ゲート間配線、１Ｊ２Ｉはビット
線トランスファゲート、（１３１はビット線ゲート駆鰐
信号である。 なお図中１同一符号は同一部分？示す。
Ｍの回路図、第２図は、第１図ｒＣおける６０！号のタ
イミングチャートである。第３図は従来のダイナミック
ＲＡＭの回路図、第４図は、第８図における各信号のタ
イミングチャートである。 １璽１汀メモリセル、 ＋２１１２Ｍ ＯＳ ｌ−ラン
ジスタ、１３１はキャパシタ、＋４１ｉｊワード嵯、１
６）ζビット線、（６）けセンスアンプ、＋７１１ｄセ
ンスアンプ活性化信号、（８）はＩ１０ゲート、（９１
はＹアドレス選択信号、＋ｌ０ＩＨＩ１０ 線、αｌｌ
ｉセンスアンプＩ１０ゲート間配線、１Ｊ２Ｉはビット
線トランスファゲート、（１３１はビット線ゲート駆鰐
信号である。 なお図中１同一符号は同一部分？示す。
Claims (1)
- （１）ビット線とＩ／Ｏゲートとの間にセンスアンプを
備えたダイナミックＲＡＭにおいて、ビット線とセンス
アンプとの間に、ビット線選択時に選択ビット線対のみ
閉じる構成にしたトランスファゲートを設けたことを特
徴とするダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082022A JPH01253894A (ja) | 1988-04-01 | 1988-04-01 | ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082022A JPH01253894A (ja) | 1988-04-01 | 1988-04-01 | ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253894A true JPH01253894A (ja) | 1989-10-11 |
Family
ID=13762900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63082022A Pending JPH01253894A (ja) | 1988-04-01 | 1988-04-01 | ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253894A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278392A (ja) * | 1990-03-27 | 1991-12-10 | Nec Corp | 半導体記憶装置の制御方法 |
| EP0978123A4 (en) * | 1997-04-23 | 2001-03-14 | Artisan Components Inc | READING VOLTAGE AMPLIFIER AND METHOD FOR USING IT |
| JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-04-01 JP JP63082022A patent/JPH01253894A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278392A (ja) * | 1990-03-27 | 1991-12-10 | Nec Corp | 半導体記憶装置の制御方法 |
| EP0978123A4 (en) * | 1997-04-23 | 2001-03-14 | Artisan Components Inc | READING VOLTAGE AMPLIFIER AND METHOD FOR USING IT |
| JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
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