JPH0424800B2 - - Google Patents
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- JPH0424800B2 JPH0424800B2 JP57115977A JP11597782A JPH0424800B2 JP H0424800 B2 JPH0424800 B2 JP H0424800B2 JP 57115977 A JP57115977 A JP 57115977A JP 11597782 A JP11597782 A JP 11597782A JP H0424800 B2 JPH0424800 B2 JP H0424800B2
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- JP
- Japan
- Prior art keywords
- sense amplifier
- amplifier circuit
- word line
- latch
- driver circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明はメモリアレイの中央にワード線ドラ
イバ回路およびデコーダを配置した１トランジス
タ形MOSダイナミツクメモリにおいて、メモリ
セル情報を安定にかつ高速に読み出すことを可能
にした半導体メモリに関するものである。
イバ回路およびデコーダを配置した１トランジス
タ形MOSダイナミツクメモリにおいて、メモリ
セル情報を安定にかつ高速に読み出すことを可能
にした半導体メモリに関するものである。
一般に、１トランジスタ形MOSダイナミツク
メモリではMOSキヤパシタに蓄積された電荷の
有無を２値情報の“１”、“０”に対応させてい
る。そして、ワード線信号によりトランスフアゲ
ートを“オン”してMOSキヤパシタに蓄積され
た電荷をビツト線に転送する。このとき、電荷の
有無によつてビツト線に生じる微少な電圧変化を
センスアンプ回路で検出するものである。
メモリではMOSキヤパシタに蓄積された電荷の
有無を２値情報の“１”、“０”に対応させてい
る。そして、ワード線信号によりトランスフアゲ
ートを“オン”してMOSキヤパシタに蓄積され
た電荷をビツト線に転送する。このとき、電荷の
有無によつてビツト線に生じる微少な電圧変化を
センスアンプ回路で検出するものである。
第１図は従来の半導体メモリを示すブロツク図
であり、ワード線信号の遅延を軽減する目的でワ
ード線ドライバ回路およびデコーダをメモリアレ
イの中央に配置する。同図において、１はメモリ
セル、２はダミーセル、３はセンスアンプ回路、
４はワード線、５はダミーワード線、６ａおよび
６ｂはビツト線で、両者でビツト線対を構成し、
対応したセンスアンプ回路３に接続されるもので
ある。７はワード線ドライバ回路、８は前記ワー
ド線４をアドレス信号（A0，0，…Ao-1，
Ao-1）により選択駆動するデコーダ、９はセン
スアンプ回路のラツチノードを共通に接続するラ
ツチノード接続線、T1およびT2はそれぞれのゲ
ートにセンスアンプ回路駆動信号φs1およびφs2が
入力するセンスアンプ回路駆動トランジスタであ
る。
であり、ワード線信号の遅延を軽減する目的でワ
ード線ドライバ回路およびデコーダをメモリアレ
イの中央に配置する。同図において、１はメモリ
セル、２はダミーセル、３はセンスアンプ回路、
４はワード線、５はダミーワード線、６ａおよび
６ｂはビツト線で、両者でビツト線対を構成し、
対応したセンスアンプ回路３に接続されるもので
ある。７はワード線ドライバ回路、８は前記ワー
ド線４をアドレス信号（A0，0，…Ao-1，
Ao-1）により選択駆動するデコーダ、９はセン
スアンプ回路のラツチノードを共通に接続するラ
ツチノード接続線、T1およびT2はそれぞれのゲ
ートにセンスアンプ回路駆動信号φs1およびφs2が
入力するセンスアンプ回路駆動トランジスタであ
る。
なお、センスアンプ回路３の第１のグループ
はこのセンスアンプ回路をワード線ドライバ回路
７に近く、センスアンプ回路駆動トランジスタ
T1およびT2から遠くに配置したものであり、セ
ンスアンプ回路３の第２のグループはこのセン
スアンプ回路をワード線ドライバ回路７から遠
く、センスアンプ回路駆動トランジスタT1およ
びT2に近く配置したものである。また、第２図
は第１図における１つのセンスアンプ回路３につ
ながるメモリセル１およびダミーセル２を示す詳
細な回路図である。また、第３図は第１図におけ
るワード線ドライバ回路７とデコーダ８を示す詳
細な回路図である。
はこのセンスアンプ回路をワード線ドライバ回路
７に近く、センスアンプ回路駆動トランジスタ
T1およびT2から遠くに配置したものであり、セ
ンスアンプ回路３の第２のグループはこのセン
スアンプ回路をワード線ドライバ回路７から遠
く、センスアンプ回路駆動トランジスタT1およ
びT2に近く配置したものである。また、第２図
は第１図における１つのセンスアンプ回路３につ
ながるメモリセル１およびダミーセル２を示す詳
細な回路図である。また、第３図は第１図におけ
るワード線ドライバ回路７とデコーダ８を示す詳
細な回路図である。
次に、上記構成による半導体メモリの読み出し
動作について、第４図ａ〜第４図ｈを参照して説
明する。まず、プリチヤージ信号φpが高レベル
であるプリチヤージ期間中に、ダミーセル２、ビ
ツト線対６ａ，６ｂおよびデコーダ８がそれぞれ
プリチヤージする。次に、プリチヤージ信号φp
が第４図ａに示すように低レベルになると、アド
レス信号が入力され、非選択のすべてのデコーダ
が放電され、選択されたデコーダのみ高レベルを
保つ。つづいて、第４図ｃに示すように、ワード
線駆動信号φxが立上がると、選択されたデコー
ダにつながる選択されたワード線４が第４図ｄに
示すように高レベルになる。例えば、ビツト線６
ａにつながるメモリセル１が選択されたとき、ワ
ード線４が高レベルになると、ビツト線６ｂにつ
ながるダミーワード線５が高レベルになる。その
結果生じたビツト線６ａとビツト線６ｂとの微少
電位差を感度よく検出するため、比較的小さな電
流駆動能力のセンスアンプ回路駆動トランジスタ
T1に入力する第４図ｅに示すセンスアンプ回路
駆動信号φs1を高レベルにする。このとき、セン
スアンプ回路３のラツチノード接続線９の電位は
第４図ｇの波形ａに示すように徐々に放電され、
ビツト線に生じた微少電圧は徐々に増幅されるこ
とになる。つづいて、大きな電流駆動能力を持つ
センスアンプ回路駆動トランジスタT2に入力さ
れるセンスアンプ回路駆動信号φs2を第４図ｆに
示すように高レベルにすると、電位差は第４図ｇ
の波形ｂに示すように急速に増幅される。このよ
うに、センスアンプ回路駆動信号φs1は微少信号
を高感度で増幅する働きをし、センスアンプ回路
駆動信号φs2は高速に増幅する働きをすることが
わかる。
動作について、第４図ａ〜第４図ｈを参照して説
明する。まず、プリチヤージ信号φpが高レベル
であるプリチヤージ期間中に、ダミーセル２、ビ
ツト線対６ａ，６ｂおよびデコーダ８がそれぞれ
プリチヤージする。次に、プリチヤージ信号φp
が第４図ａに示すように低レベルになると、アド
レス信号が入力され、非選択のすべてのデコーダ
が放電され、選択されたデコーダのみ高レベルを
保つ。つづいて、第４図ｃに示すように、ワード
線駆動信号φxが立上がると、選択されたデコー
ダにつながる選択されたワード線４が第４図ｄに
示すように高レベルになる。例えば、ビツト線６
ａにつながるメモリセル１が選択されたとき、ワ
ード線４が高レベルになると、ビツト線６ｂにつ
ながるダミーワード線５が高レベルになる。その
結果生じたビツト線６ａとビツト線６ｂとの微少
電位差を感度よく検出するため、比較的小さな電
流駆動能力のセンスアンプ回路駆動トランジスタ
T1に入力する第４図ｅに示すセンスアンプ回路
駆動信号φs1を高レベルにする。このとき、セン
スアンプ回路３のラツチノード接続線９の電位は
第４図ｇの波形ａに示すように徐々に放電され、
ビツト線に生じた微少電圧は徐々に増幅されるこ
とになる。つづいて、大きな電流駆動能力を持つ
センスアンプ回路駆動トランジスタT2に入力さ
れるセンスアンプ回路駆動信号φs2を第４図ｆに
示すように高レベルにすると、電位差は第４図ｇ
の波形ｂに示すように急速に増幅される。このよ
うに、センスアンプ回路駆動信号φs1は微少信号
を高感度で増幅する働きをし、センスアンプ回路
駆動信号φs2は高速に増幅する働きをすることが
わかる。
しかしながら、従来の半導体メモリはその読み
出し動作において、そのセンスアンプ回路３の第
１のグループの第５図ａに示すワード線信号に
対し、そのセンスアンプ回路３の第２のグループ
のワード線信号が第５図ｃに示すように遅延す
る。一方、ラツチノード接続線９は配線抵抗を有
するため、センスアンプ回路３の第１のグループ
の第５図ｂに示すラツチノード接続線９の放電
開始に対し、そのセンスアンプ回路３の第２のグ
ループのラツチノード接続線９の放電開始が第
５図ｄに示すように速くなる。このため、センス
アンプ回路３の第１のグループではラツチノー
ド接続線の放電が遅延して高速動作ができない一
方、センスアンプ回路３の第２のグループでは
メモリセルの情報が十分にセンスアンプに伝達さ
れないうちにセンスアンプの動作を開始するの
で、安定な読み出し動作ができないなどの欠点が
あつた。
出し動作において、そのセンスアンプ回路３の第
１のグループの第５図ａに示すワード線信号に
対し、そのセンスアンプ回路３の第２のグループ
のワード線信号が第５図ｃに示すように遅延す
る。一方、ラツチノード接続線９は配線抵抗を有
するため、センスアンプ回路３の第１のグループ
の第５図ｂに示すラツチノード接続線９の放電
開始に対し、そのセンスアンプ回路３の第２のグ
ループのラツチノード接続線９の放電開始が第
５図ｄに示すように速くなる。このため、センス
アンプ回路３の第１のグループではラツチノー
ド接続線の放電が遅延して高速動作ができない一
方、センスアンプ回路３の第２のグループでは
メモリセルの情報が十分にセンスアンプに伝達さ
れないうちにセンスアンプの動作を開始するの
で、安定な読み出し動作ができないなどの欠点が
あつた。
したがつて、この発明の目的はセンスアンプ回
路の動作開始をワード線ドライバ回路の近くでは
速く、ワード線信号の遅延するワード線ドライバ
回路の遠くでは遅くし、安定なメモリ情報の読み
出しを可能にすると同時に高速動作を可能にする
半導体メモリを提供するものである。
路の動作開始をワード線ドライバ回路の近くでは
速く、ワード線信号の遅延するワード線ドライバ
回路の遠くでは遅くし、安定なメモリ情報の読み
出しを可能にすると同時に高速動作を可能にする
半導体メモリを提供するものである。
このような目的を達成するため、この発明はワ
ード線ドライバ回路に近くセンスアンプ回路駆動
トランジスタを配置すると共に、複数個のセンス
アンプ回路駆動トランジスタを各センスアンプ回
路に分割配置するものであり、以下実施例を用い
て詳細に説明する。
ード線ドライバ回路に近くセンスアンプ回路駆動
トランジスタを配置すると共に、複数個のセンス
アンプ回路駆動トランジスタを各センスアンプ回
路に分割配置するものであり、以下実施例を用い
て詳細に説明する。
第６図はこの発明に係る半導体メモリの一実施
例を示すブロツク図である。同図において、T1l
はワード線ドライバ回路７の近くに配置し、その
ゲートにはセンスアンプ回路３の感度を決定する
センスアンプ回路駆動信号φs1が入力する第１の
駆動トランジスタにあたるセンスアンプ回路駆動
トランジスタで、センスアンプ回路３のラツチノ
ードを共通に接続するラツチノード接続線９と接
地ノードとの間に接続されているものである。
T2l…T2i…T2oは各センスアンプ回路３に分割配
置した第２の駆動トランジスタにあたるセンスア
ンプ回路駆動トランジスタであり、各ゲートには
高速動作に寄与するセンスアンプ回路駆動信号
φs2が入力され、それぞれが対応したセンスアン
プ回路３のラツチノードと接地ノードとの間に接
続されているものである。
例を示すブロツク図である。同図において、T1l
はワード線ドライバ回路７の近くに配置し、その
ゲートにはセンスアンプ回路３の感度を決定する
センスアンプ回路駆動信号φs1が入力する第１の
駆動トランジスタにあたるセンスアンプ回路駆動
トランジスタで、センスアンプ回路３のラツチノ
ードを共通に接続するラツチノード接続線９と接
地ノードとの間に接続されているものである。
T2l…T2i…T2oは各センスアンプ回路３に分割配
置した第２の駆動トランジスタにあたるセンスア
ンプ回路駆動トランジスタであり、各ゲートには
高速動作に寄与するセンスアンプ回路駆動信号
φs2が入力され、それぞれが対応したセンスアン
プ回路３のラツチノードと接地ノードとの間に接
続されているものである。
次に、上記構成による半導体メモリの動作につ
いて、第７図ａ〜第７図ｆを参照して説明する。
まず、ワード線ドライバ回路７に遠いセンスアン
プ回路３の第２グループではセンスアンプ回路
駆動信号φs1（第７図ｅ参照）によるセンスアンプ
回路駆動トランジスタT11を通してのラツチノー
ドの放電は第７図ｄに示すように遅延するので、
ワード線信号の遅延が補償され、安定な検出動作
が可能になる。また、各センスアンプ回路７に分
割配置されたセンスアンプ回路駆動トランジスタ
T2l〜T2oによるラツチノードの放電は第７図ｂお
よび第７図ｄに示すように高速に行なわれるの
で、センスアンプ回路７の高速動作が可能にな
る。
いて、第７図ａ〜第７図ｆを参照して説明する。
まず、ワード線ドライバ回路７に遠いセンスアン
プ回路３の第２グループではセンスアンプ回路
駆動信号φs1（第７図ｅ参照）によるセンスアンプ
回路駆動トランジスタT11を通してのラツチノー
ドの放電は第７図ｄに示すように遅延するので、
ワード線信号の遅延が補償され、安定な検出動作
が可能になる。また、各センスアンプ回路７に分
割配置されたセンスアンプ回路駆動トランジスタ
T2l〜T2oによるラツチノードの放電は第７図ｂお
よび第７図ｄに示すように高速に行なわれるの
で、センスアンプ回路７の高速動作が可能にな
る。
このように本実施例における半導体メモリは、
センスアンプ回路駆動トランジスタT11をワード
線ドライバ回路７の近傍に配置することにより、
センスアンプ回路３の第２のグループに放電開
始時間の遅延を持たせてワード線信号の遅延を補
償することができる。
センスアンプ回路駆動トランジスタT11をワード
線ドライバ回路７の近傍に配置することにより、
センスアンプ回路３の第２のグループに放電開
始時間の遅延を持たせてワード線信号の遅延を補
償することができる。
一方、センスアンプ回路駆動トランジスタT2l
…T2i…T2oを各センスアンプ回路３に分割配置す
ることにより、ラツチノード接続線９の配線抵抗
を介さず全ビツト線の放電電流を流すことがで
き、センスアンプ回路３の高速動作を図ることが
できる。さらに、読み出し動作においては、セン
スアンプ回路３にて検知・増幅された後、選択さ
れたビツト線６ａ，６ｂが、プリチヤージされて
いる重い負荷のＩ／Ｏ線（図示せず）に接続され
て検知・増幅した情報をＩ／Ｏ線に伝達するが、
その際、センスアンプ回路３のラツチノードがラ
ツチノード接続線９に接続されているため、全て
の電流駆動動力の大きい第２の駆動トランジスタ
がＩ／Ｏ線への情報の伝達に寄与し、この伝達速
度の高速動作を損なうことがない。
…T2i…T2oを各センスアンプ回路３に分割配置す
ることにより、ラツチノード接続線９の配線抵抗
を介さず全ビツト線の放電電流を流すことがで
き、センスアンプ回路３の高速動作を図ることが
できる。さらに、読み出し動作においては、セン
スアンプ回路３にて検知・増幅された後、選択さ
れたビツト線６ａ，６ｂが、プリチヤージされて
いる重い負荷のＩ／Ｏ線（図示せず）に接続され
て検知・増幅した情報をＩ／Ｏ線に伝達するが、
その際、センスアンプ回路３のラツチノードがラ
ツチノード接続線９に接続されているため、全て
の電流駆動動力の大きい第２の駆動トランジスタ
がＩ／Ｏ線への情報の伝達に寄与し、この伝達速
度の高速動作を損なうことがない。
要するに、ワード線４の駆動からＩ／Ｏ線への
情報の伝達までのトータル時間を短かくでき、高
速に読み出すことができるものである。
情報の伝達までのトータル時間を短かくでき、高
速に読み出すことができるものである。
以上詳細に説明したように、この発明に係る半
導体メモリによればメモリ情報を安定に、しかも
高速に読み出すことができる効果がある。
導体メモリによればメモリ情報を安定に、しかも
高速に読み出すことができる効果がある。
第１図は従来の半導体メモリを示すブロツク
図、第２図は第１図における１つのセンスアンプ
回路に接続するメモリセルおよびダミーセルの詳
細を示す回路図、第３図は第１図におけるワード
線ドライバ回路とデコーダの詳細を示す回路図、
第４図ａ〜第４図ｈは第１図の読み出し動作にお
ける各部の波形を示す図、第５図ａ〜第５図ｆは
第１図におけるセンスアンプ回路を駆動したとき
の各部の波形を示す図、第６図はこの発明に係る
半導体メモリの一実施例を示すブロツク図、第７
図ａ〜第７図ｆは第６図におけるセンスアンプ回
路を駆動したときの各部の波形を示す図である。 １……メモリセル、２……ダミーセル、３……
センスアンプ回路、４……ワード線、５……ダミ
ーワード線、６ａおよび６ｂ……ビツト線、７…
…ワード線ドライバ回路、８……デコーダ、９…
…ラツチノード、T1およびT2……センスアンプ
回路駆動トランジスタ、T2l〜T2oおよびT11……
センスアンプ回路駆動トランジスタ。なお、図
中、同一符号は同一または相当部分を示す。
図、第２図は第１図における１つのセンスアンプ
回路に接続するメモリセルおよびダミーセルの詳
細を示す回路図、第３図は第１図におけるワード
線ドライバ回路とデコーダの詳細を示す回路図、
第４図ａ〜第４図ｈは第１図の読み出し動作にお
ける各部の波形を示す図、第５図ａ〜第５図ｆは
第１図におけるセンスアンプ回路を駆動したとき
の各部の波形を示す図、第６図はこの発明に係る
半導体メモリの一実施例を示すブロツク図、第７
図ａ〜第７図ｆは第６図におけるセンスアンプ回
路を駆動したときの各部の波形を示す図である。 １……メモリセル、２……ダミーセル、３……
センスアンプ回路、４……ワード線、５……ダミ
ーワード線、６ａおよび６ｂ……ビツト線、７…
…ワード線ドライバ回路、８……デコーダ、９…
…ラツチノード、T1およびT2……センスアンプ
回路駆動トランジスタ、T2l〜T2oおよびT11……
センスアンプ回路駆動トランジスタ。なお、図
中、同一符号は同一または相当部分を示す。
Claims (1)
- １ 複数のワード線、これら複数のワード線にそ
れぞれ接続され、選択されたワード線を駆動する
ためのワード線ドライバ回路、複数のビツト線
対、これら複数のビツト線対それぞれに対応して
設けられ、対応したビツト線対に接続されるとと
もに、ラツチノードを有した複数のセンスアンプ
回路、これら複数のセンスアンプ回路のラツチノ
ードを共通に接続するラツチノード接続線、上記
ワード線ドライバ回路の近傍に配設されるととも
に、上記ラツチノード接続線と接地ノードとの間
に接続され、電流駆動能力の小さい第１の駆動ト
ランジスタ、上記複数のセンスアンプ回路それぞ
れに対応して近傍に配設されるとともに、対応し
たセンスアンプ回路のラツチノードと接地ノード
との間に接続され、上記第１の駆動トランジスタ
が導通した後導通する電流駆動能力の大きい複数
の第２の駆動トランジスタを備えた半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115977A JPS595490A (ja) | 1982-07-01 | 1982-07-01 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115977A JPS595490A (ja) | 1982-07-01 | 1982-07-01 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595490A JPS595490A (ja) | 1984-01-12 |
| JPH0424800B2 true JPH0424800B2 (ja) | 1992-04-28 |
Family
ID=14675815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115977A Granted JPS595490A (ja) | 1982-07-01 | 1982-07-01 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595490A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123041U (ja) * | 1983-02-04 | 1984-08-18 | ソニー株式会社 | 一対のロ−ラ間に紙を送給する装置におけるジヤミング検知装置 |
| JPS6364695A (ja) * | 1986-09-04 | 1988-03-23 | Fujitsu Ltd | 半導体集積回路 |
| JPH0756885B2 (ja) * | 1988-12-27 | 1995-06-14 | 日本電気株式会社 | 半導体メモリ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525857A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory circuit |
| JPS5534309A (en) * | 1978-08-30 | 1980-03-10 | Toshiba Corp | Semiconductor memory device |
-
1982
- 1982-07-01 JP JP57115977A patent/JPS595490A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS595490A (ja) | 1984-01-12 |
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