JPH01255306A - DC direct-coupled amplifier circuit - Google Patents
DC direct-coupled amplifier circuitInfo
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- JPH01255306A JPH01255306A JP63082755A JP8275588A JPH01255306A JP H01255306 A JPH01255306 A JP H01255306A JP 63082755 A JP63082755 A JP 63082755A JP 8275588 A JP8275588 A JP 8275588A JP H01255306 A JPH01255306 A JP H01255306A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は直流直結増幅回路に関し、特に、半導体集積
回路に内蔵されるものに利用して有効な技術に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a direct current direct-coupled amplifier circuit, and particularly to a technique that is effective for use in a device built into a semiconductor integrated circuit.
０ＭＯ３（相補型ＭＯ３）回路で構成された演算増幅回
路においては、そのペア素子における特性のプロセスバ
ラツキにより発生するオフセットをキャンセルさせるた
めの調整端子を持ち、ポテンシヨメータ等で調整するも
のがある。このような演算増幅回路（オペアンプ）に関
しては、インターシル社、１９８２年発行ｒデータブッ
ク」（ＩＣＬ７６１Ｘ、７６２Ｘ）頁５、頁１６５〜頁
１７７がある。Some operational amplifier circuits configured with 0MO3 (complementary MO3) circuits have adjustment terminals for canceling offsets caused by process variations in characteristics of paired elements, and are adjusted using potentiometers or the like. Regarding such operational amplifier circuits (op-amps), there is "R Data Book" (ICL761X, 762X) published by Intersil Corporation in 1982, page 5, pages 165 to 177.
半導体集積回路において、上記のような演算増幅回路を
直結して直流多段増幅回路を構成すると、それぞれの増
幅回路の持つオフセットが増幅されるため、出力信号の
直流レベルが大幅にシフトして、出力のダイナミックレ
ンジがとれない。In semiconductor integrated circuits, when operational amplifier circuits such as those described above are directly connected to form a DC multi-stage amplifier circuit, the offset of each amplifier circuit is amplified, resulting in a significant shift in the DC level of the output signal, resulting in Dynamic range cannot be obtained.
このような直流直結増幅回路では、半導体集積回路に構
成されるから従来技術のように個々増幅回路に調整端子
を設けるようにすると、端子数が増大するとともに調整
作業が複雑になる。Since such direct-current direct-coupled amplifier circuits are constructed as semiconductor integrated circuits, if each amplifier circuit is provided with adjustment terminals as in the prior art, the number of terminals increases and the adjustment work becomes complicated.
この発明の目的は、オフセットキャンセル機能を付加し
た直流直結増幅回路を提供することにある。An object of the present invention is to provide a direct current direct-coupled amplifier circuit with an added offset canceling function.
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、直流直結増幅回路における初段増幅回路の入
力信号伝達路に直列に抵抗手段を設けておいて、その出
力段増幅回路の出力信号を所定の基準電圧とを比較して
出力信号が基準電圧とは％／−致するように上記初段増
幅回路に設けられた抵抗に電流源による電流を流すよう
にする。That is, a resistance means is provided in series with the input signal transmission path of the first stage amplifier circuit in the DC direct-coupled amplifier circuit, and the output signal of the output stage amplifier circuit is compared with a predetermined reference voltage to determine whether the output signal is equal to the reference voltage. A current from a current source is caused to flow through the resistor provided in the first stage amplifier circuit so that the ratio is equal to %/-.
上記した手段によれば、初段増幅回路の入力抵抗に調整
電流を流すことにより直流直結増幅回路における全体の
オフセットを一括してキャンセルさせることができる。According to the above-mentioned means, the entire offset in the DC directly coupled amplifier circuit can be canceled all at once by flowing an adjustment current through the input resistance of the first stage amplifier circuit.
第１図には、この発明に係る直流直結増幅回路の一実施
例のブロック図が示されている。同図の各回路ブロック
は、公知の集積回路の製造技術によって、特に制限され
ないが、単結晶シリコンのような１個の半導体基板上に
形成される。FIG. 1 shows a block diagram of an embodiment of a DC direct-coupled amplifier circuit according to the present invention. Each circuit block in the figure is formed on a single semiconductor substrate such as, but not limited to, single crystal silicon using known integrated circuit manufacturing techniques.
初段増幅回路ＡＩは、その一対の入力にオフセットをキ
ャンセルさせるための抵抗Ｒ１とＲ２が直列に挿入され
る。初段増幅回路Ａ１においては、差動入力端子に入力
信号Ｖｉｎが供給されるように描かれているが、例えば
非反転入力（＋）側には、外部端子に結合され、そこか
らは結合容量を介して入力信号が供給されるとともに内
部回路で形成された所定の直流バイアス電圧が供給され
る。そして、反転入力（−）側には利得設定のための負
帰還抵抗回路が設けられる。In the first stage amplifier circuit AI, resistors R1 and R2 are inserted in series into a pair of inputs for canceling the offset. In the first stage amplifier circuit A1, the input signal Vin is shown to be supplied to the differential input terminal, but for example, the non-inverting input (+) side is coupled to an external terminal, and the coupling capacitance is connected from there. An input signal and a predetermined DC bias voltage formed by an internal circuit are supplied through the terminal. A negative feedback resistor circuit for gain setting is provided on the inverting input (-) side.
上記初段増幅回路Ａ１は、次段増幅回路Ａ２・・・出力
段増幅回路Ａｎと直結されて直流増幅回路を構成する。The first stage amplifier circuit A1 is directly connected to the next stage amplifier circuit A2 . . . output stage amplifier circuit An to form a DC amplifier circuit.
このように多段構成とした場合、各増幅回路におけるペ
ア素子のプロセスバラツキ等によりオフセットが生じる
。特に、初段増幅回路Ａ１におけるオフセット電圧は、
多段構成の増幅回路により次々に増幅されるので全体の
オフセット電圧を左右させ、そのままでは出力段増幅回
路における直流レベルが偏倚して、出力ダイナミックレ
ンジが取れなくなる。In the case of such a multi-stage configuration, an offset occurs due to process variations in paired elements in each amplifier circuit. In particular, the offset voltage in the first stage amplifier circuit A1 is
Since they are amplified one after another by a multi-stage amplifier circuit, the overall offset voltage is affected, and if left as is, the DC level in the output stage amplifier circuit will be biased, making it impossible to obtain a wide output dynamic range.
この実施例では、次のようなオフセットキャンセル回路
が付加される。In this embodiment, the following offset cancel circuit is added.
上記出力段増幅回路Ａｎの出力信号Ｖｏは、電圧比較回
路ＶＤの一方の入力に供給される。この電圧比較回路Ｖ
Ｄの他方の入力には、基準電圧■ｒｅｆが供給される。The output signal Vo of the output stage amplifier circuit An is supplied to one input of the voltage comparison circuit VD. This voltage comparison circuit V
The other input of D is supplied with a reference voltage ref.
この基準電圧Ｖｒｅｆは、上記増幅回路Ａ１〜Ａｎから
なる直流直結増幅回路における直流バイアス電圧、ある
いは、出力段増幅回路Ａｎに設定すべき出力中点電圧と
される。This reference voltage Vref is the DC bias voltage in the DC direct-coupled amplifier circuit made up of the amplifier circuits A1 to An, or the output midpoint voltage to be set in the output stage amplifier circuit An.
上記電圧比較回路ＶＤは、上記出力信号Ｖｏと基準電圧
Ｖｒｅｆとの差電圧又はその増幅電圧がオフセット電圧
Ｖｏｆとされ、オフセットキャンセル制御回路ＯＦＣに
供給される。The voltage comparison circuit VD sets the difference voltage between the output signal Vo and the reference voltage Vref or its amplified voltage as an offset voltage Vof, and supplies the offset voltage Vof to the offset cancel control circuit OFC.
オフセントキャンセル制御回路ＯＦＣは、上記オフセッ
ト電圧Ｖｏｆが正（＋）の電圧なら、スイッチ回路ＳＷ
Ｉを抵抗Ｒ１側に接続させる制御信号を形成する。そし
て、スイッチ回路ＳＷ２におけるスイッチＳ１をオン状
態にさせて定電流Ｔ。If the offset voltage Vof is a positive (+) voltage, the off-cent cancellation control circuit OFC switches the switch circuit SW to
A control signal is generated to connect I to the resistor R1 side. Then, the switch S1 in the switch circuit SW2 is turned on to generate a constant current T.
を上記抵抗Ｒ１に流すオフセットキャンセル電流Ｉｄと
して流す、この結果、初段増幅回路Ａ１の非反転入力（
＋）側には、ＲＩＸＩｄの電圧だけ上記オフセット電圧
Ｖｏｆを相殺させる電圧が供給されることになる。この
ように修正されたオフセント電圧Ｖｏｆと基準電圧Ｖ
ｒｅｆとを再び比較してオフセット電圧Ｖｏｆの極性が
逆転するまで（上記の例では＋から−に反転するまで）
、スイッチＳ２・・・Ｓｍの順にオン状態にさせて上記
キャンセル電流１ｄを増加させる。is passed through the resistor R1 as the offset canceling current Id. As a result, the non-inverting input (
+) side is supplied with a voltage that offsets the offset voltage Vof by the voltage of RIXId. Offcent voltage Vof and reference voltage V thus modified
Until the polarity of the offset voltage Vof is reversed by comparing it with ref again (in the above example, until it is reversed from + to -)
, S2...Sm are turned on in this order to increase the cancellation current 1d.
逆に、上記オフセット電圧Ｖｏｆが負（−）の電圧なら
、オフセットキャンセル制御回路ＯＦＣは、スイッチ回
路ＳＷＩを抵抗Ｒ２側に接続させる制御信号を形成する
。以下、上記同様にスイッチ回路ＳＷ２におけるスイッ
チＳ１をオン状態にさせて定電流１ｏを上記抵抗Ｒ２に
流すオフセットキャンセル電流Ｉｄとして流す、この結
果、初段増幅回路Ａ１の反転入力（−）側には、Ｒ２Ｘ
Ｉｄの電圧だけ上記オフセント電圧Ｖｏｆを相殺させる
電圧が供給されることになる。このように修正されたオ
フセット電圧Ｖｏｆと基準電圧Ｖ ｒｅｆとを再び比較
してオフセット電圧Ｖｏｆの極性が逆転するまで（上記
の例では−から十に反転するまで）、スイッチＳ２・・
・Ｓｍの順にオン状態にさせて上記キャンセル電流Ｉｄ
を増加させる。Conversely, if the offset voltage Vof is a negative (-) voltage, the offset cancel control circuit OFC forms a control signal to connect the switch circuit SWI to the resistor R2 side. Thereafter, in the same way as above, switch S1 in switch circuit SW2 is turned on to cause constant current 1o to flow through resistor R2 as offset canceling current Id. As a result, the inverting input (-) side of first stage amplifier circuit A1 has R2X
A voltage that offsets the offset voltage Vof by the voltage Id is supplied. The offset voltage Vof corrected in this way is compared with the reference voltage Vref again, and the switch S2...
・Sm is turned on in the order of canceling current Id.
increase.
例えば、入力換算で一５０ｍＶのオフセット電圧がある
場合、抵抗Ｒ２の抵抗値を５にΩとするとスイッチ回路
ＳＷＩを抵抗Ｒ２側に接続させて、オフセット調整電流
Ｉｄが１０ｐＡになるようにすればよい。For example, if there is an offset voltage of -50 mV in terms of input, and the resistance value of resistor R2 is set to 5Ω, the switch circuit SWI should be connected to the resistor R2 side so that the offset adjustment current Id becomes 10 pA. .
このような順序制御のために、オフセットキャンセル制
御回路ＯＦＣは、周期的なタイミング信号を生成し、一
定周期で上記オフセット電圧Ｖｏｆの取り込みを行うも
のである。あるいは、そのタイミング信号を電圧比較回
路ＶＤに供給して同様なオフセット電圧Ｖｏｆを得るも
のとしてもよい。For such sequential control, the offset cancellation control circuit OFC generates a periodic timing signal and takes in the offset voltage Vof at a constant cycle. Alternatively, the timing signal may be supplied to the voltage comparator circuit VD to obtain a similar offset voltage Vof.
タイミング信号は、上記直流直結増幅回路が搭載される
半導体集積回路装置がディジタル回路等を内蔵する場合
、それに用いられるタイミング信号を利用するものであ
ってもよい。When the semiconductor integrated circuit device on which the DC direct-coupled amplifier circuit is mounted has a built-in digital circuit, the timing signal used therein may be used as the timing signal.
上記のようなオフセットキャンセル動作は、電源投入直
後及びイニシャライズ動作が指示されたとき行われるよ
うにする。そして、そのキャセル動作が終了とする、上
記スイッチ回路ＳＷＩとＳＷ２の制御信号は、固定化さ
れてオフセットキャンセル動作を継続するものである。The offset cancel operation as described above is performed immediately after the power is turned on and when an initialization operation is instructed. The control signals for the switch circuits SWI and SW2, which terminate the cancel operation, are fixed to continue the offset cancel operation.
この構成では、経時変化によるオフセット電圧のキャン
セルも行わせることが可能となる。また、この実施例の
ように定電流源を用いてオフセットキャンセル動作を行
わせる構成においては、オフセットキャセル回路がハイ
インピーダンスであるため、入力信号Ｖｉｎには何も影
響を与えない。With this configuration, it is also possible to cancel offset voltage due to changes over time. Further, in the configuration in which the offset canceling operation is performed using a constant current source as in this embodiment, since the offset canceling circuit is high impedance, it does not have any effect on the input signal Vin.
上記構成に代えて、電圧比較回路ＶＤに入力される出力
信号ｖＯは、ロウバスフィルタ等を設ける構成として出
力直流レベルのみを供給する構成としてもよい。この構
成では、直流直結増幅回路が増幅動作と並行して常時オ
フセットキャセル動作を行わせることができる。したが
って、電源変動や温度変動による出力直流変動も補償さ
せることが可能になる。Instead of the above configuration, the output signal vO input to the voltage comparator circuit VD may be configured to provide only the output DC level by providing a low-pass filter or the like. With this configuration, the DC direct-coupled amplifier circuit can always perform the offset cancel operation in parallel with the amplification operation. Therefore, it becomes possible to compensate for output DC fluctuations due to power supply fluctuations and temperature fluctuations.
第２図には、上記初段増幅回路Ａ１の一実施例の回路図
が示されている。同図の各回路素子は、公知の０ＭＯ３
（相補型ＭＯ３）集積回路の製造技術によって形成され
る。同図において、チャンネル（バックゲート）部に矢
印が付加されたＭＯＳＦＥＴはＰチャンネル型である。FIG. 2 shows a circuit diagram of an embodiment of the first stage amplifier circuit A1. Each circuit element in the figure is a well-known 0MO3
(Complementary MO3) Formed by integrated circuit manufacturing technology. In the figure, MOSFETs whose channel (back gate) portions are marked with arrows are P-channel type.
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＰ型ウェル領域に形成される。Although not particularly limited, the integrated circuit is formed on a semiconductor substrate made of single crystal N-type silicon. P channel MO3
The FET has a source region, a drain region formed on the surface of the semiconductor substrate, and a gate made of polysilicon formed on the surface of the semiconductor substrate between the source region and the drain region with a thin gate insulating film interposed therebetween. Consists of electrodes. The N-channel MO3FET is formed in a P-type well region formed on the surface of the semiconductor substrate.
これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯ３ＦＥＴの基板ゲートを構成する。Thereby, the semiconductor substrate constitutes a common substrate gate for a plurality of P-channel MOS FETs formed thereon. The P-type well region constitutes the substrate gate of the N-channel MO3FET formed thereon.
Ｎチャンネル型の差動増幅ＭＯ３ＦＥＴＱ４゜Ｑ５の共
通ソースと回路の接地電位点との間には、バイアス電流
を流すＭＯ３ＦＦ、ＴＱ８が設けられる。上記差動増幅
ＭＯ３ＦＥＴＱ４．Ｑ５のドレインには、電流ミラー形
態のＰチャンネルＭＯ３ＦＥＴＱ６．Ｑ７からなるアク
ティブ負荷回路が設けられる。MO3FF and TQ8 are provided between the common source of the N-channel type differential amplification MO3FETQ4°Q5 and the ground potential point of the circuit, through which a bias current flows. The above differential amplification MO3FETQ4. The drain of Q5 is connected to a current mirror type P-channel MO3FET Q6. An active load circuit consisting of Q7 is provided.
上記差動増幅ＭＯ３ＦＥＴＱ４のゲートは、非反転入力
（＋）として、入力端子Ｐからの入力信号Ｖｉｎが供給
される。上記ＭＯ３ＦＥＴＱ４のゲートと入力端子Ｐと
の間には、上記オフセットキャンセル用の抵抗Ｒ１が設
けられる。他方の増幅ＭＯ３ＦＥＴＱ５のゲートは、反
転入力端子（−）とされ、オフセットキャンセル用の抵
抗Ｒ２が設けられ、この抵抗Ｒ２を介して後述するよう
な利得設定のための帰還入力端子とされる。The gate of the differential amplification MO3FETQ4 is supplied with the input signal Vin from the input terminal P as a non-inverting input (+). The offset canceling resistor R1 is provided between the gate of the MO3FETQ4 and the input terminal P. The gate of the other amplifying MO3FET Q5 is used as an inverting input terminal (-), is provided with a resistor R2 for offset cancellation, and is used as a feedback input terminal for gain setting as described later via this resistor R2.
上記差動増幅回路の出力信号は、ＭＯ３ＦＥＴＱ４とＱ
６の共通化されたドレインから得られ、Ｎチャンネル型
のソースフォロワＭＯ３ＦＥＴＱＩＯのゲート及びＰチ
ャンネル型の出力ＭＯ３ＦＥＴＱ１２のゲートに供給さ
れる。上記ソースフォロワＭＯ３ＦＥＴＱＩ Ｏのソー
スには、バイアス電流を流す定電流ＭＯ３ＦＥＴＱＩ
ｌが設けられる。上記ソースフォロワＭＯ３ＦＥＴＱＩ
Ｏの出力信号は、上記Ｐチャンネル型の出力ＭＯ３Ｆ
ＥＴＱ１２とコンプリメンタリプッシュプル形成にされ
たＮチャンネル型の出力ＭＯ３ＦＥＴＱＩ３のゲートに
、供給される。The output signal of the above differential amplifier circuit is MO3FETQ4 and Q
6 and is supplied to the gate of the N-channel type source follower MO3FETQIO and the gate of the P-channel type output MO3FETQ12. The source of the source follower MO3FETQI O is a constant current MO3FETQI through which a bias current flows.
l is provided. Above source follower MO3FETQI
The output signal of O is the output MO3F of the above P channel type.
It is supplied to the gate of an N-channel type output MO3FETQI3 formed in a complementary push-pull configuration with the ETQ12.
上記のような増幅回路のバイアス電流を形成するＭＯ３
ＦＥＴＱＢ及びＱｌｌは、特に制限されないが、次のバ
イアス回路により動作させられる。MO3 that forms the bias current of the amplifier circuit as described above
FETQB and Qll are operated by the following bias circuit, although not particularly limited thereto.
すなわち、直列形態にされたＰチャンネルＭＯ３ＦＥＴ
ＱＩとＮチャンネルＭＯ８ＦＥＴＱ２及びＱ３により、
バイアス電流が形成される。上記ＭＯ３ＦＥＴＱＩとＱ
２のゲートは、共通接続されたドレインに結合される。That is, P-channel MO3FETs in series configuration.
With QI and N-channel MO8FETQ2 and Q3,
A bias current is formed. MO3FETQI and Q above
The gates of 2 are coupled to commonly connected drains.
ＭＯ３ＦＥＴＱ３はダイオード形態にされ、上記ＭＯ３
ＦＥＴＱ８及びＱｌｌと電流ミラー接続されることによ
って、上記バイアス回路で形成したバイアス電流がＭＯ
３ＦＥＴＱ３とＱ８及びＱｌｌの面積比に従って流れる
ようにされる。MO3FETQ3 is made into a diode form, and the above MO3
By current mirror connection with FETQ8 and Qll, the bias current formed by the above bias circuit is connected to MO
The flow is made according to the area ratio of 3FETs Q3, Q8 and Qll.
この実施例では、アナログ増幅回路の安定化等のために
、差動増幅回路の出力部とプッシュプル出力回路の入力
との間に位相補償用のキャパシタＣ及び抵抗Ｒ３が設け
られる。抵抗Ｒ３は定常的にオン状態にされるＣＭＯＳ
スイッチ回路から構成できるものである。これに゛より
、出力信号Ｖｏｕｔの高周波数成分が負帰還させられる
という位相補償動作が行われる。In this embodiment, in order to stabilize the analog amplifier circuit, a phase compensation capacitor C and a resistor R3 are provided between the output section of the differential amplifier circuit and the input of the push-pull output circuit. Resistor R3 is a CMOS that is constantly turned on.
It can be constructed from a switch circuit. As a result, a phase compensation operation is performed in which the high frequency component of the output signal Vout is negatively fed back.
また、上記反転入力（−）である差動増幅ＭＯ３ＦＥＴ
Ｑ５のゲートと、上記プッシュプル出力回路の出力との
間には、抵抗Ｒ４とＲ５からなる利得設定用の帰還回路
が設けられる。すなわち、抵抗Ｒ４とＲ５により分圧回
路により出力信号Ｖｏｕｔを反転入力（−）であるＭＯ
３ＦＦ、ＴＱ５のゲートに伝える。抵抗Ｒ５は、ＭＯＳ
Ｆ ＥＴＱ ５のゲートと回路の交流的接地点（所望
のバイアス電圧Ｖｒ）との間に設けられる。上記差動Ｍ
Ｏ３ＦＥＴＱ４とＱ５のゲートには、前記スイッチＳＷ
１を介して選択的にオフセットキャンセル用の電流Ｉｄ
が流れるようにされる。In addition, the differential amplification MO3FET which is the inverting input (-)
A feedback circuit for gain setting consisting of resistors R4 and R5 is provided between the gate of Q5 and the output of the push-pull output circuit. In other words, the output signal Vout is connected to the inverting input (-) of MO by a voltage dividing circuit using resistors R4 and R5.
3FF, tell the gate of TQ5. Resistor R5 is a MOS
It is provided between the gate of FETQ 5 and the AC ground point of the circuit (desired bias voltage Vr). Above differential M
The gates of O3FETQ4 and Q5 are connected to the switch SW.
1 for selectively offset canceling current Id
is allowed to flow.
このような０Ｍ０３回路で構成される差動増幅回路にお
いては、ペア素子（Ｑ４．Ｑ５等）の特性バラツキが比
較的大きいため、それが直流直結されて多段増幅回路を
構成する場合には、前記実施例のようなオフセットキャ
ンセル技術が不可欠のものとなる。また、０Ｍ０３回路
でアナログ回路を構成する場合には、ディジタル回路と
の混在が容易にできるという利点がある。In a differential amplifier circuit configured with such a 0M03 circuit, the variation in characteristics of paired elements (Q4, Q5, etc.) is relatively large. Offset cancellation technology as in the embodiment becomes indispensable. Furthermore, when an analog circuit is constructed using the 0M03 circuit, there is an advantage that it can be easily mixed with a digital circuit.
第３図には、上記オフセットキャセル用の定電流源回路
の一実施例の回路図が示されている。FIG. 3 shows a circuit diagram of an embodiment of the constant current source circuit for the offset cancel.
例えば、この実施例では、上記第２図に示したようなバ
イアス回路（Ｑｌ〜Ｑ３）を利用し、そのＭＯ３ＦＥＴ
Ｑ３と電流ミラー形態にしたＭＯ３ＦＥＴＱ１４ないし
Ｑ１６を設けて、上記定電流１ｏを形成する。この場合
、定電流１ｏの電流値を小さ（してオフセットキャンセ
ルを精度良く行うようにするためには、ＭＯ３ＦＥＴＱ
３に対してＭＯ３ＦＥＴＱ１４ないしＱ１６のサイズを
小さくすればよい、また、定電流源にＩｏ、２ＩＯ・・
・２”Ｉｏのように２進の重み付けをするものとしても
よい。この構成では、オフセントキャンセル制御回路Ｏ
ＦＣに、オフセット電圧Ｖｏｆをディジタル信号に変換
するＡ／Ｄ変換回路ＡＤＣを設け、その出力信号ＤＯ〜
Ｄｎにより一回でオフセットをキャンセルするようにし
てもよい。For example, in this embodiment, a bias circuit (Ql to Q3) as shown in FIG. 2 above is used, and its MO3FET
MO3FETs Q14 to Q16 in a current mirror configuration with Q3 are provided to form the constant current 1o. In this case, in order to reduce the current value of the constant current 1o (and perform offset cancellation with high accuracy), MO3FETQ
3, the size of MO3FETQ14 to Q16 can be made smaller, and the constant current source Io, 2IO...
- Binary weighting such as 2"Io may be used. In this configuration, the offset cancellation control circuit O
The FC is provided with an A/D conversion circuit ADC that converts the offset voltage Vof into a digital signal, and its output signal DO~
The offset may be canceled once using Dn.
すなわち、抵抗Ｒ１及びＲ２と単位の定電流Ｉ。That is, resistors R1 and R2 and a constant current I.
とが１ビット分のディジタル信号と対応するようにすれ
ばよい。may correspond to one bit of digital signal.
第４図には、上記オフセットキャセル用の定電流源回路
の他の一実施例の回路図が示されている。FIG. 4 shows a circuit diagram of another embodiment of the constant current source circuit for the offset cancel.
例えば、この実施例では、回路の簡素化のためにスイッ
チと定電流源とが一体的に構成される。すなわち、スイ
ッチＭＯ３ＦＥＴＱ２０ないしＱ２２のソースと回路の
接地電位点に高抵抗ＲＯを設けて定電流■０を形成する
。すなわち、上記抵抗ＲＯの抵抗値をスイッチＭＯ３Ｆ
ＥＴＱ２０なしいＱ２２のゲートに供給されるハイレベ
ルの信号（例えば５Ｖ）に対して大きな抵抗値とする。For example, in this embodiment, the switch and the constant current source are integrated to simplify the circuit. That is, a high resistance RO is provided between the sources of the switches MO3FETs Q20 to Q22 and the ground potential point of the circuit to form a constant current 0. That is, the resistance value of the resistor RO is changed to switch MO3F.
A large resistance value is set for a high level signal (for example, 5V) supplied to the gates of ETQ20 and Q22.
この構成では、上記ハイレベルが定電圧とみなされるか
ら、抵抗ＲＯには定電流が流れるものとなる。In this configuration, since the high level is regarded as a constant voltage, a constant current flows through the resistor RO.
この高抵抗ＲＯは、例えばウェル高抵抗から構成される
。This high resistance RO is composed of, for example, a well high resistance.
上記第１図の実施例のように、オフセットキャンセル動
作を定電流■０を順次加算させてオフセットキャセル電
流１ｄを増加させ、出力オフセット電圧の極性が反転す
ることを持ってキャンセル動作（定電流加算動作）を停
止させる方式では、上記定電流■０の電流値の絶対値的
な精度は要求されなく、微小電流であればよいから、上
記のようなウェル高抵抗を用いた定電流源を構成しても
問題ない。As in the embodiment shown in FIG. In the method of stopping the constant current (operation), the accuracy of the absolute value of the current value of constant current ① 0 is not required, and a minute current is sufficient, so a constant current source using a well high resistance as described above is configured. There is no problem.
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、
（１）直流直結増幅回路における初段増幅回路の入力信
号伝達路に直列に抵抗手段を設けておいて、その出力段
増幅回路の出力信号を所定の基準電圧とを比較して出力
信号が基準電圧とほゞ一致するように上記初段増幅回路
に設けられた抵抗に電流源による電流を流すことにより
、直流直結増幅回路における全体のオフセットを一括し
て自動的にキャンセルさせることができるという効果が
得られる。The effects obtained from the above examples are as follows. That is, (1) A resistor is provided in series with the input signal transmission path of the first stage amplifier circuit in the direct current coupled amplifier circuit, and the output signal of the output stage amplifier circuit is compared with a predetermined reference voltage to determine the output signal. By passing a current from a current source through the resistor provided in the first stage amplifier circuit so as to substantially match the reference voltage, the entire offset in the direct current coupled amplifier circuit can be automatically canceled all at once. is obtained.
（２）上記上記オフセットキャセル回路は、半導体集積
回路により構成できるから、オフセットキャセル用の調
整端子を設ける必要がなく、半導体集積回路に適したも
のとすることができるという効果が得られる。(2) Since the offset cassell circuit can be constructed from a semiconductor integrated circuit, there is no need to provide an adjustment terminal for the offset cassell, and the advantage is obtained that it can be made suitable for a semiconductor integrated circuit.
（３１ＣＭ ＯＳ回路で構成される差動増幅回路からな
る直流直結増幅回路におていは、ペア素子（Ｑ４゜Ｑ５
等）の特性バラツキが比較的大きいため、それが直流直
結されて多段増幅回路を構成する場合には、そのままで
は出力ダイナミックレンジが取れないから、この発明を
適用することによりＣＭＯＳ回路による直流直結多段増
幅回路が実現できるという効果が得られる。(In a DC direct-coupled amplifier circuit consisting of a differential amplifier circuit composed of a 31CM OS circuit, pair elements (Q4゜Q5
etc.) is relatively large, so if they are directly connected to direct current to form a multi-stage amplifier circuit, the output dynamic range cannot be obtained as is. The effect is that an amplifier circuit can be realized.
（４）上記（３）のように０Ｍ０３回路で直流直結増幅
回路が構成できることにより、ディジタル回路との混在
が容易となり、直流直結増幅回路の用途の拡大が可能に
なるという効果が得られる。(4) As described in (3) above, since a DC direct-coupled amplifier circuit can be configured with the 0M03 circuit, it is easy to mix it with digital circuits, and it is possible to expand the applications of the DC-coupled amplifier circuit.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、直流直結増幅
回路を構成する各増幅回路は、前記のような０Ｍ０３回
路によるものの他、バイポーラ型トランジスタ、あるい
はＦＥＴとバイポーラ型トランジスタを組み合わせて構
成するものとしてもよい、また、オフセットキャンセル
回路は、予め一方の極性にオフセットが生じるように回
路を形成しておいて、それを相殺させるように調整して
もよい、このような構成を採ると、例えば第１図におい
て、抵抗Ｒ１又はＲ２の一方が省略できるとともにスイ
ッチ回路ＳＷＩが不用になる。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the above Examples (although it is possible to make various changes without departing from the gist thereof). For example, in addition to the 0M03 circuit described above, each amplifier circuit constituting the DC direct-coupled amplifier circuit may be configured using a bipolar transistor or a combination of an FET and a bipolar transistor. The offset canceling circuit may be formed in advance so that an offset occurs in one polarity, and then adjusted to cancel it out.If such a configuration is adopted, for example, in Fig. 1, the resistor Either R1 or R2 can be omitted, and the switch circuit SWI can be omitted.
この発明は、直流直結増幅回路として広く利用できるも
のである。The present invention can be widely used as a DC direct-coupled amplifier circuit.
本願において開示される発明のうち代表的なものによっ
て得られる効果を筒中−に説明すれば、下記の通りであ
る。すなわち、直流直結増幅回路における初段増幅回路
の入力信号伝達路に直列に抵抗手段を設けておいて、そ
の出力段増幅回路の出力信号を所定の基準電圧とを比較
して出力信号が基準電圧とほゞ一致するように上記初段
増幅回路に設けられた抵抗に電流源による電流を流すこ
とにより、直流直結増幅回路における全体のオフセット
を一括して自動的にキャンセルさせることができる。A detailed explanation of the effects obtained by typical inventions disclosed in this application is as follows. That is, a resistance means is provided in series with the input signal transmission path of the first stage amplifier circuit in the DC direct-coupled amplifier circuit, and the output signal of the output stage amplifier circuit is compared with a predetermined reference voltage to determine whether the output signal is equal to the reference voltage. By causing a current from a current source to flow through the resistors provided in the first-stage amplifier circuit so as to substantially coincide with each other, the entire offset in the direct-current coupled amplifier circuit can be automatically canceled all at once.
第１図は、この発明の一実施例を示すブロック図、
第２図は、その初段増幅回路の一実施例の示す回路図、
第３図は、上記オフセットキャセル用の定電流源回路の
一実施例を示すの回路図、
第４図は、上記オフセットキャセル用の定電流源回路の
他の一実施例を示す回路図である。
ＡＩ・・初段増幅回路、Ａ２・・次段増幅回路、Ａｎ・
・出力段増幅回路、ＶＤ・・電圧比較回路、ＯＦＧ・・
オフセットキャンセル制御回路、ＳＷｌ、ＳＷ２・・ス
イッチ回路、ＳｌＮＳｍ・・スイッチ、ＡＤＣ・・Ａ／
Ｄ変換回路Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a circuit diagram showing an embodiment of the first stage amplifier circuit, and Fig. 3 is an example of the constant current source circuit for offset canceling. Circuit Diagram Showing an Embodiment FIG. 4 is a circuit diagram showing another embodiment of the constant current source circuit for the offset canceller. AI...First stage amplifier circuit, A2...Next stage amplifier circuit, An...
・Output stage amplifier circuit, VD...voltage comparison circuit, OFG...
Offset cancellation control circuit, SWl, SW2...switch circuit, SlNSm...switch, ADC...A/
D conversion circuit
Claims (1)
抵抗手段と、出力段増幅回路の出力信号を所定の基準電
圧とを比較して出力信号が基準電圧とほゞ一致するよう
に上記初段増幅回路の抵抗手段に電流源回路により形成
された電流を流すオフセットキャンセル制御回路とを具
備することを特徴とする直流直結増幅回路。 ２、上記初段増幅回路は、差動増幅回路からなり、その
差動入力に対してそれぞれ抵抗手段が設けられ、上記オ
フセットキャンセル制御回路により発生したオフセット
電圧の極性に応じて選択的に上記電流が流れるようにさ
れるものであることを特徴とする特許請求の範囲第１項
記載の直流直結増幅回路。 ３、上記直流直結増幅回路は、半導体集積回路により構
成されるものであることを特徴とする特許請求の範囲第
１又は第２項記載の直流直結増幅回路。[Claims] 1. A resistance means provided in series in the input signal transmission path of the first stage amplifier circuit and the output signal of the output stage amplifier circuit are compared with a predetermined reference voltage, and the output signal is almost equal to the reference voltage. 2. A direct current direct-coupled amplifier circuit comprising: an offset cancellation control circuit that causes a current formed by a current source circuit to flow through the resistor means of the first stage amplifier circuit so as to coincide with each other. 2. The first stage amplifier circuit is composed of a differential amplifier circuit, and resistance means are provided for each differential input, and the current is selectively controlled according to the polarity of the offset voltage generated by the offset cancel control circuit. 2. The direct current coupled amplifier circuit according to claim 1, wherein the direct current is made to flow. 3. The direct-current direct-coupled amplifier circuit according to claim 1 or 2, wherein the direct-current direct-coupled amplifier circuit is constituted by a semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082755A JPH01255306A (en) | 1988-04-04 | 1988-04-04 | DC direct-coupled amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082755A JPH01255306A (en) | 1988-04-04 | 1988-04-04 | DC direct-coupled amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255306A true JPH01255306A (en) | 1989-10-12 |
Family
ID=13783255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63082755A Pending JPH01255306A (en) | 1988-04-04 | 1988-04-04 | DC direct-coupled amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255306A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5867062A (en) * | 1996-11-20 | 1999-02-02 | Nec Corporation | DC-offset canceler circuit and differential amplifier circuit equipped therewith |
| JP2009200829A (en) * | 2008-02-21 | 2009-09-03 | Seiko Epson Corp | Integrated circuit device, and electronic instrument |
| JP2009200797A (en) * | 2008-02-21 | 2009-09-03 | Seiko Epson Corp | Integrated circuit device, and electronic instrument |
| JP2012039608A (en) * | 2010-08-04 | 2012-02-23 | Asahi Kasei Electronics Co Ltd | Adder-embedded dynamic preamplifier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111415A (en) * | 1981-12-24 | 1983-07-02 | Fujitsu Ltd | Offset cancelling circuit for differential amplifier |
-
1988
- 1988-04-04 JP JP63082755A patent/JPH01255306A/en active Pending
Patent Citations (1)
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|---|---|---|---|---|
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