JPH01255306A - 直流直結増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は直流直結増幅回路に関し、特に、半導体集積
回路に内蔵されるものに利用して有効な技術に関するも
のである。

〔従来の技術〕

０ＭＯ３（相補型ＭＯ３）回路で構成された演算増幅回
路においては、そのペア素子における特性のプロセスバ
ラツキにより発生するオフセットをキャンセルさせるた
めの調整端子を持ち、ポテンシヨメータ等で調整するも
のがある。このような演算増幅回路（オペアンプ）に関
しては、インターシル社、１９８２年発行ｒデータブッ
ク」（ＩＣＬ７６１Ｘ、７６２Ｘ）頁５、頁１６５〜頁
１７７がある。

〔発明が解決しようとする課題〕

半導体集積回路において、上記のような演算増幅回路を
直結して直流多段増幅回路を構成すると、それぞれの増
幅回路の持つオフセットが増幅されるため、出力信号の
直流レベルが大幅にシフトして、出力のダイナミックレ
ンジがとれない。

このような直流直結増幅回路では、半導体集積回路に構
成されるから従来技術のように個々増幅回路に調整端子
を設けるようにすると、端子数が増大するとともに調整
作業が複雑になる。

この発明の目的は、オフセットキャンセル機能を付加し
た直流直結増幅回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、直流直結増幅回路における初段増幅回路の入
力信号伝達路に直列に抵抗手段を設けておいて、その出
力段増幅回路の出力信号を所定の基準電圧とを比較して
出力信号が基準電圧とは％／−致するように上記初段増
幅回路に設けられた抵抗に電流源による電流を流すよう
にする。

〔作　用〕

上記した手段によれば、初段増幅回路の入力抵抗に調整
電流を流すことにより直流直結増幅回路における全体の
オフセットを一括してキャンセルさせることができる。

〔実施例〕

第１図には、この発明に係る直流直結増幅回路の一実施
例のブロック図が示されている。同図の各回路ブロック
は、公知の集積回路の製造技術によって、特に制限され
ないが、単結晶シリコンのような１個の半導体基板上に
形成される。

初段増幅回路ＡＩは、その一対の入力にオフセットをキ
ャンセルさせるための抵抗Ｒ１とＲ２が直列に挿入され
る。初段増幅回路Ａ１においては、差動入力端子に入力
信号Ｖｉｎが供給されるように描かれているが、例えば
非反転入力（＋）側には、外部端子に結合され、そこか
らは結合容量を介して入力信号が供給されるとともに内
部回路で形成された所定の直流バイアス電圧が供給され
る。そして、反転入力（−）側には利得設定のための負
帰還抵抗回路が設けられる。

上記初段増幅回路Ａ１は、次段増幅回路Ａ２・・・出力
段増幅回路Ａｎと直結されて直流増幅回路を構成する。

このように多段構成とした場合、各増幅回路におけるペ
ア素子のプロセスバラツキ等によりオフセットが生じる
。特に、初段増幅回路Ａ１におけるオフセット電圧は、
多段構成の増幅回路により次々に増幅されるので全体の
オフセット電圧を左右させ、そのままでは出力段増幅回
路における直流レベルが偏倚して、出力ダイナミックレ
ンジが取れなくなる。

この実施例では、次のようなオフセットキャンセル回路
が付加される。

上記出力段増幅回路Ａｎの出力信号Ｖｏは、電圧比較回
路ＶＤの一方の入力に供給される。この電圧比較回路Ｖ
Ｄの他方の入力には、基準電圧■ｒｅｆが供給される。

この基準電圧Ｖｒｅｆは、上記増幅回路Ａ１〜Ａｎから
なる直流直結増幅回路における直流バイアス電圧、ある
いは、出力段増幅回路Ａｎに設定すべき出力中点電圧と
される。

上記電圧比較回路ＶＤは、上記出力信号Ｖｏと基準電圧
Ｖｒｅｆとの差電圧又はその増幅電圧がオフセット電圧
Ｖｏｆとされ、オフセットキャンセル制御回路ＯＦＣに
供給される。

オフセントキャンセル制御回路ＯＦＣは、上記オフセッ
ト電圧Ｖｏｆが正（＋）の電圧なら、スイッチ回路ＳＷ
Ｉを抵抗Ｒ１側に接続させる制御信号を形成する。そし
て、スイッチ回路ＳＷ２におけるスイッチＳ１をオン状
態にさせて定電流Ｔ。

を上記抵抗Ｒ１に流すオフセットキャンセル電流Ｉｄと
して流す、この結果、初段増幅回路Ａ１の非反転入力（
＋）側には、ＲＩＸＩｄの電圧だけ上記オフセット電圧
Ｖｏｆを相殺させる電圧が供給されることになる。この
ように修正されたオフセント電圧Ｖｏｆと基準電圧Ｖ　
ｒｅｆとを再び比較してオフセット電圧Ｖｏｆの極性が
逆転するまで（上記の例では＋から−に反転するまで）
、スイッチＳ２・・・Ｓｍの順にオン状態にさせて上記
キャンセル電流１ｄを増加させる。

逆に、上記オフセット電圧Ｖｏｆが負（−）の電圧なら
、オフセットキャンセル制御回路ＯＦＣは、スイッチ回
路ＳＷＩを抵抗Ｒ２側に接続させる制御信号を形成する
。以下、上記同様にスイッチ回路ＳＷ２におけるスイッ
チＳ１をオン状態にさせて定電流１ｏを上記抵抗Ｒ２に
流すオフセットキャンセル電流Ｉｄとして流す、この結
果、初段増幅回路Ａ１の反転入力（−）側には、Ｒ２Ｘ
Ｉｄの電圧だけ上記オフセント電圧Ｖｏｆを相殺させる
電圧が供給されることになる。このように修正されたオ
フセット電圧Ｖｏｆと基準電圧Ｖ　ｒｅｆとを再び比較
してオフセット電圧Ｖｏｆの極性が逆転するまで（上記
の例では−から十に反転するまで）、スイッチＳ２・・
・Ｓｍの順にオン状態にさせて上記キャンセル電流Ｉｄ
を増加させる。

例えば、入力換算で一５０ｍＶのオフセット電圧がある
場合、抵抗Ｒ２の抵抗値を５にΩとするとスイッチ回路
ＳＷＩを抵抗Ｒ２側に接続させて、オフセット調整電流
Ｉｄが１０ｐＡになるようにすればよい。

このような順序制御のために、オフセットキャンセル制
御回路ＯＦＣは、周期的なタイミング信号を生成し、一
定周期で上記オフセット電圧Ｖｏｆの取り込みを行うも
のである。あるいは、そのタイミング信号を電圧比較回
路ＶＤに供給して同様なオフセット電圧Ｖｏｆを得るも
のとしてもよい。

タイミング信号は、上記直流直結増幅回路が搭載される
半導体集積回路装置がディジタル回路等を内蔵する場合
、それに用いられるタイミング信号を利用するものであ
ってもよい。

上記のようなオフセットキャンセル動作は、電源投入直
後及びイニシャライズ動作が指示されたとき行われるよ
うにする。そして、そのキャセル動作が終了とする、上
記スイッチ回路ＳＷＩとＳＷ２の制御信号は、固定化さ
れてオフセットキャンセル動作を継続するものである。

この構成では、経時変化によるオフセット電圧のキャン
セルも行わせることが可能となる。また、この実施例の
ように定電流源を用いてオフセットキャンセル動作を行
わせる構成においては、オフセットキャセル回路がハイ
インピーダンスであるため、入力信号Ｖｉｎには何も影
響を与えない。

上記構成に代えて、電圧比較回路ＶＤに入力される出力
信号ｖＯは、ロウバスフィルタ等を設ける構成として出
力直流レベルのみを供給する構成としてもよい。この構
成では、直流直結増幅回路が増幅動作と並行して常時オ
フセットキャセル動作を行わせることができる。したが
って、電源変動や温度変動による出力直流変動も補償さ
せることが可能になる。

第２図には、上記初段増幅回路Ａ１の一実施例の回路図
が示されている。同図の各回路素子は、公知の０ＭＯ３
（相補型ＭＯ３）集積回路の製造技術によって形成され
る。同図において、チャンネル（バックゲート）部に矢
印が付加されたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＰ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯ３ＦＥＴの基板ゲートを構成する。

Ｎチャンネル型の差動増幅ＭＯ３ＦＥＴＱ４゜Ｑ５の共
通ソースと回路の接地電位点との間には、バイアス電流
を流すＭＯ３ＦＦ、ＴＱ８が設けられる。上記差動増幅
ＭＯ３ＦＥＴＱ４．Ｑ５のドレインには、電流ミラー形
態のＰチャンネルＭＯ３ＦＥＴＱ６．Ｑ７からなるアク
ティブ負荷回路が設けられる。

上記差動増幅ＭＯ３ＦＥＴＱ４のゲートは、非反転入力
（＋）として、入力端子Ｐからの入力信号Ｖｉｎが供給
される。上記ＭＯ３ＦＥＴＱ４のゲートと入力端子Ｐと
の間には、上記オフセットキャンセル用の抵抗Ｒ１が設
けられる。他方の増幅ＭＯ３ＦＥＴＱ５のゲートは、反
転入力端子（−）とされ、オフセットキャンセル用の抵
抗Ｒ２が設けられ、この抵抗Ｒ２を介して後述するよう
な利得設定のための帰還入力端子とされる。

上記差動増幅回路の出力信号は、ＭＯ３ＦＥＴＱ４とＱ
６の共通化されたドレインから得られ、Ｎチャンネル型
のソースフォロワＭＯ３ＦＥＴＱＩＯのゲート及びＰチ
ャンネル型の出力ＭＯ３ＦＥＴＱ１２のゲートに供給さ
れる。上記ソースフォロワＭＯ３ＦＥＴＱＩ　Ｏのソー
スには、バイアス電流を流す定電流ＭＯ３ＦＥＴＱＩ　
ｌが設けられる。上記ソースフォロワＭＯ３ＦＥＴＱＩ
　Ｏの出力信号は、上記Ｐチャンネル型の出力ＭＯ３Ｆ
ＥＴＱ１２とコンプリメンタリプッシュプル形成にされ
たＮチャンネル型の出力ＭＯ３ＦＥＴＱＩ３のゲートに
、供給される。

上記のような増幅回路のバイアス電流を形成するＭＯ３
ＦＥＴＱＢ及びＱｌｌは、特に制限されないが、次のバ
イアス回路により動作させられる。

すなわち、直列形態にされたＰチャンネルＭＯ３ＦＥＴ
ＱＩとＮチャンネルＭＯ８ＦＥＴＱ２及びＱ３により、
バイアス電流が形成される。上記ＭＯ３ＦＥＴＱＩとＱ
２のゲートは、共通接続されたドレインに結合される。

ＭＯ３ＦＥＴＱ３はダイオード形態にされ、上記ＭＯ３
ＦＥＴＱ８及びＱｌｌと電流ミラー接続されることによ
って、上記バイアス回路で形成したバイアス電流がＭＯ
３ＦＥＴＱ３とＱ８及びＱｌｌの面積比に従って流れる
ようにされる。

この実施例では、アナログ増幅回路の安定化等のために
、差動増幅回路の出力部とプッシュプル出力回路の入力
との間に位相補償用のキャパシタＣ及び抵抗Ｒ３が設け
られる。抵抗Ｒ３は定常的にオン状態にされるＣＭＯＳ
スイッチ回路から構成できるものである。これに゛より
、出力信号Ｖｏｕｔの高周波数成分が負帰還させられる
という位相補償動作が行われる。

また、上記反転入力（−）である差動増幅ＭＯ３ＦＥＴ
Ｑ５のゲートと、上記プッシュプル出力回路の出力との
間には、抵抗Ｒ４とＲ５からなる利得設定用の帰還回路
が設けられる。すなわち、抵抗Ｒ４とＲ５により分圧回
路により出力信号Ｖｏｕｔを反転入力（−）であるＭＯ
３ＦＦ、ＴＱ５のゲートに伝える。抵抗Ｒ５は、ＭＯＳ
　Ｆ　ＥＴＱ　５のゲートと回路の交流的接地点（所望
のバイアス電圧Ｖｒ）との間に設けられる。上記差動Ｍ
Ｏ３ＦＥＴＱ４とＱ５のゲートには、前記スイッチＳＷ
１を介して選択的にオフセットキャンセル用の電流Ｉｄ
が流れるようにされる。

このような０Ｍ０３回路で構成される差動増幅回路にお
いては、ペア素子（Ｑ４．Ｑ５等）の特性バラツキが比
較的大きいため、それが直流直結されて多段増幅回路を
構成する場合には、前記実施例のようなオフセットキャ
ンセル技術が不可欠のものとなる。また、０Ｍ０３回路
でアナログ回路を構成する場合には、ディジタル回路と
の混在が容易にできるという利点がある。

第３図には、上記オフセットキャセル用の定電流源回路
の一実施例の回路図が示されている。

例えば、この実施例では、上記第２図に示したようなバ
イアス回路（Ｑｌ〜Ｑ３）を利用し、そのＭＯ３ＦＥＴ
Ｑ３と電流ミラー形態にしたＭＯ３ＦＥＴＱ１４ないし
Ｑ１６を設けて、上記定電流１ｏを形成する。この場合
、定電流１ｏの電流値を小さ（してオフセットキャンセ
ルを精度良く行うようにするためには、ＭＯ３ＦＥＴＱ
３に対してＭＯ３ＦＥＴＱ１４ないしＱ１６のサイズを
小さくすればよい、また、定電流源にＩｏ、２ＩＯ・・
・２”Ｉｏのように２進の重み付けをするものとしても
よい。この構成では、オフセントキャンセル制御回路Ｏ
ＦＣに、オフセット電圧Ｖｏｆをディジタル信号に変換
するＡ／Ｄ変換回路ＡＤＣを設け、その出力信号ＤＯ〜
Ｄｎにより一回でオフセットをキャンセルするようにし
てもよい。

すなわち、抵抗Ｒ１及びＲ２と単位の定電流Ｉ。

とが１ビット分のディジタル信号と対応するようにすれ
ばよい。

第４図には、上記オフセットキャセル用の定電流源回路
の他の一実施例の回路図が示されている。

例えば、この実施例では、回路の簡素化のためにスイッ
チと定電流源とが一体的に構成される。すなわち、スイ
ッチＭＯ３ＦＥＴＱ２０ないしＱ２２のソースと回路の
接地電位点に高抵抗ＲＯを設けて定電流■０を形成する
。すなわち、上記抵抗ＲＯの抵抗値をスイッチＭＯ３Ｆ
ＥＴＱ２０なしいＱ２２のゲートに供給されるハイレベ
ルの信号（例えば５Ｖ）に対して大きな抵抗値とする。

この構成では、上記ハイレベルが定電圧とみなされるか
ら、抵抗ＲＯには定電流が流れるものとなる。

この高抵抗ＲＯは、例えばウェル高抵抗から構成される
。

上記第１図の実施例のように、オフセットキャンセル動
作を定電流■０を順次加算させてオフセットキャセル電
流１ｄを増加させ、出力オフセット電圧の極性が反転す
ることを持ってキャンセル動作（定電流加算動作）を停
止させる方式では、上記定電流■０の電流値の絶対値的
な精度は要求されなく、微小電流であればよいから、上
記のようなウェル高抵抗を用いた定電流源を構成しても
問題ない。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）直流直結増幅回路における初段増幅回路の入力信
号伝達路に直列に抵抗手段を設けておいて、その出力段
増幅回路の出力信号を所定の基準電圧とを比較して出力
信号が基準電圧とほゞ一致するように上記初段増幅回路
に設けられた抵抗に電流源による電流を流すことにより
、直流直結増幅回路における全体のオフセットを一括し
て自動的にキャンセルさせることができるという効果が
得られる。

（２）上記上記オフセットキャセル回路は、半導体集積
回路により構成できるから、オフセットキャセル用の調
整端子を設ける必要がなく、半導体集積回路に適したも
のとすることができるという効果が得られる。

（３１ＣＭ　ＯＳ回路で構成される差動増幅回路からな
る直流直結増幅回路におていは、ペア素子（Ｑ４゜Ｑ５
等）の特性バラツキが比較的大きいため、それが直流直
結されて多段増幅回路を構成する場合には、そのままで
は出力ダイナミックレンジが取れないから、この発明を
適用することによりＣＭＯＳ回路による直流直結多段増
幅回路が実現できるという効果が得られる。

（４）上記（３）のように０Ｍ０３回路で直流直結増幅
回路が構成できることにより、ディジタル回路との混在
が容易となり、直流直結増幅回路の用途の拡大が可能に
なるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、直流直結増幅
回路を構成する各増幅回路は、前記のような０Ｍ０３回
路によるものの他、バイポーラ型トランジスタ、あるい
はＦＥＴとバイポーラ型トランジスタを組み合わせて構
成するものとしてもよい、また、オフセットキャンセル
回路は、予め一方の極性にオフセットが生じるように回
路を形成しておいて、それを相殺させるように調整して
もよい、このような構成を採ると、例えば第１図におい
て、抵抗Ｒ１又はＲ２の一方が省略できるとともにスイ
ッチ回路ＳＷＩが不用になる。

この発明は、直流直結増幅回路として広く利用できるも
のである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を筒中−に説明すれば、下記の通りであ
る。すなわち、直流直結増幅回路における初段増幅回路
の入力信号伝達路に直列に抵抗手段を設けておいて、そ
の出力段増幅回路の出力信号を所定の基準電圧とを比較
して出力信号が基準電圧とほゞ一致するように上記初段
増幅回路に設けられた抵抗に電流源による電流を流すこ
とにより、直流直結増幅回路における全体のオフセット
を一括して自動的にキャンセルさせることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その初段増幅回路の一実施例の示す回路図、 第３図は、上記オフセットキャセル用の定電流源回路の
一実施例を示すの回路図、 第４図は、上記オフセットキャセル用の定電流源回路の
他の一実施例を示す回路図である。 ＡＩ・・初段増幅回路、Ａ２・・次段増幅回路、Ａｎ・
・出力段増幅回路、ＶＤ・・電圧比較回路、ＯＦＧ・・
オフセットキャンセル制御回路、ＳＷｌ、ＳＷ２・・ス
イッチ回路、ＳｌＮＳｍ・・スイッチ、ＡＤＣ・・Ａ／
Ｄ変換回路

Claims (1)

1. 【特許請求の範囲】 １、初段増幅回路の入力信号伝達路に直列に設けられた
   抵抗手段と、出力段増幅回路の出力信号を所定の基準電
   圧とを比較して出力信号が基準電圧とほゞ一致するよう
   に上記初段増幅回路の抵抗手段に電流源回路により形成
   された電流を流すオフセットキャンセル制御回路とを具
   備することを特徴とする直流直結増幅回路。 ２、上記初段増幅回路は、差動増幅回路からなり、その
   差動入力に対してそれぞれ抵抗手段が設けられ、上記オ
   フセットキャンセル制御回路により発生したオフセット
   電圧の極性に応じて選択的に上記電流が流れるようにさ
   れるものであることを特徴とする特許請求の範囲第１項
   記載の直流直結増幅回路。 ３、上記直流直結増幅回路は、半導体集積回路により構
   成されるものであることを特徴とする特許請求の範囲第
   １又は第２項記載の直流直結増幅回路。