JPH01255314A - 遅延用回路 - Google Patents
遅延用回路Info
- Publication number
- JPH01255314A JPH01255314A JP63083690A JP8369088A JPH01255314A JP H01255314 A JPH01255314 A JP H01255314A JP 63083690 A JP63083690 A JP 63083690A JP 8369088 A JP8369088 A JP 8369088A JP H01255314 A JPH01255314 A JP H01255314A
- Authority
- JP
- Japan
- Prior art keywords
- type
- circuit
- conductivity type
- electrode
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000003491 array Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレイにおける遅延用回路に関する。
従来のゲートアレイにおける遅延用回路は第３図に示す
ように、ソース電極を直接電ｉＩ！電位に接続させたイ
ンバータ回路を必要とする遅延時間が得られる分だけ直
列に接続する回路であった。
ように、ソース電極を直接電ｉＩ！電位に接続させたイ
ンバータ回路を必要とする遅延時間が得られる分だけ直
列に接続する回路であった。
しかし、前述の従来の回路では１個のインバータ回路に
て得られる遅延は少なく多くのインバータ回路を接続し
なければならず、また、インバータ回路１個で２個のト
ランジスタを必要とするのでトランジスタの使用数も多
くなってしまうという問題点があった。
て得られる遅延は少なく多くのインバータ回路を接続し
なければならず、また、インバータ回路１個で２個のト
ランジスタを必要とするのでトランジスタの使用数も多
くなってしまうという問題点があった。
そこで本発明はこのような問題点を解決するもので、ゲ
ートアレイにおいて少ないトランジスタでより大きな遅
延が確保できる遅延用回路を提供することを目的とする
。
ートアレイにおいて少ないトランジスタでより大きな遅
延が確保できる遅延用回路を提供することを目的とする
。
本発明の遅延用回路は、
α） Ｍ ＯＳ Ｐ 、ｌｌｉ Ｔを用いたゲートアレ
イにおいて、 ｂ）ゲート電極かつソース電極またはドレイン電極を第
１の電源電位に接続した第１の導電型の第１のＭ百８Ｉ
ＭＣＴを少なくとも１個は有する電圧降下回路と、 Ｃ）前記第１の導電型の第１のＭＯＳＦＥＴのソース電
極またはドレイ／電極に、第２の導電型の第２０Ｍδ５
ＰＩＣＴのソース電極を接続し、前＼ 記第２の導電型の第２のＭＯ８ＩＭＩｎ’ｌ’のゲート
電極と前記第１の導電型の第３のＭ″ｏｓｙＦＸＴのゲ
ート電極を互いに接続し、かつ、前記第２の導電型の第
２のＭＯ３ＩＦＥＴのドレイン電極と前記第１の導電型
δ第３のｕｏｓｙＥＴのドレイン電極を互いに接続して
成るインバータ回路を少なくとも１個は有することを特
徴とする。
イにおいて、 ｂ）ゲート電極かつソース電極またはドレイン電極を第
１の電源電位に接続した第１の導電型の第１のＭ百８Ｉ
ＭＣＴを少なくとも１個は有する電圧降下回路と、 Ｃ）前記第１の導電型の第１のＭＯＳＦＥＴのソース電
極またはドレイ／電極に、第２の導電型の第２０Ｍδ５
ＰＩＣＴのソース電極を接続し、前＼ 記第２の導電型の第２のＭＯ８ＩＭＩｎ’ｌ’のゲート
電極と前記第１の導電型の第３のＭ″ｏｓｙＦＸＴのゲ
ート電極を互いに接続し、かつ、前記第２の導電型の第
２のＭＯ３ＩＦＥＴのドレイン電極と前記第１の導電型
δ第３のｕｏｓｙＥＴのドレイン電極を互いに接続して
成るインバータ回路を少なくとも１個は有することを特
徴とする。
本発明の上記の構成によれば、第１のＭ′６ｓｙＩＴの
電圧降下により、インバータ回路のソース電極にかかる
電・位が低下するため、インバータ回路の応答速度が遅
くなり大きな遅延時間の確保ができる。
電圧降下により、インバータ回路のソース電極にかかる
電・位が低下するため、インバータ回路の応答速度が遅
くなり大きな遅延時間の確保ができる。
第１図は本発明の第１の実施例を示す回路図である。第
１図におい【、Ｎ型Ｍ−６ＳＩＰＥＴ１１のゲート電極
かつソース電極は正極の電源電位である＋ＶＤＤに接続
され、ドレイン電極はＰ型ＭＯ’５ＦＫＴ１２のソース
電極と互いに回路点１６で接続され、Ｎ型Ｍ百３１ＦＢ
Ｔ１５のソース電極は・負極の電源電位である一ＶＳＳ
に接続され、Ｐ型ＭＯｉ９１ＦＩＩｉＴ１２とＮ型ＭＯ
＋３１Ｆｌ！ｉＴ１３のゲート電極は互いに接続されイ
ンバータ回路としての入力端子１４となっており、また
、ドレイン電極も互いに接続されインバータ回路として
の出力端子１５となっている。この為、回路点１６の電
位は正極の電源電圧＋’ＶＤＤよりもＮ型ｕ′６’ｓｙ
ｍＴ１１のスレッシｌルド電圧分だけ低い電位となり、
ＰＭＭＯ３ＦＦ！Ｔ１２の応答速度は、Ｐ型Ｍ′６ｓｙ
ｍＴ１２のソース電極が直接正極の電源電位＋ＶＤＤＫ
接続しでいる場合よりは確実に遅くなり、より大きな遅
延時間を確保できることになる。
１図におい【、Ｎ型Ｍ−６ＳＩＰＥＴ１１のゲート電極
かつソース電極は正極の電源電位である＋ＶＤＤに接続
され、ドレイン電極はＰ型ＭＯ’５ＦＫＴ１２のソース
電極と互いに回路点１６で接続され、Ｎ型Ｍ百３１ＦＢ
Ｔ１５のソース電極は・負極の電源電位である一ＶＳＳ
に接続され、Ｐ型ＭＯｉ９１ＦＩＩｉＴ１２とＮ型ＭＯ
＋３１Ｆｌ！ｉＴ１３のゲート電極は互いに接続されイ
ンバータ回路としての入力端子１４となっており、また
、ドレイン電極も互いに接続されインバータ回路として
の出力端子１５となっている。この為、回路点１６の電
位は正極の電源電圧＋’ＶＤＤよりもＮ型ｕ′６’ｓｙ
ｍＴ１１のスレッシｌルド電圧分だけ低い電位となり、
ＰＭＭＯ３ＦＦ！Ｔ１２の応答速度は、Ｐ型Ｍ′６ｓｙ
ｍＴ１２のソース電極が直接正極の電源電位＋ＶＤＤＫ
接続しでいる場合よりは確実に遅くなり、より大きな遅
延時間を確保できることになる。
第２図は本発明の第２の実施例を示す回路図である。第
２図において、Ｐ型Ｍ百１９１ＦＩ！１Ｔ２３のゲート
電極かつソース電極は負極の電源電位である一Ｖ９３に
接続され、ドレイン電極は、Ｎ型開６Ｂ１ＦＭ！Ｔ２２
のソース電極と互いに回路点２６で接続され、Ｐ型Ｍ百
５ＩＦＥＴ２１のソース電極は正極の電源電位である＋
ＶＤＤに接続され、Ｐ型ＭＯ８ＩＦｍ！：’１’２１と
Ｎ型ＭＯ３ＩＦＥ’ｌ’２２のゲート電極は互いに接続
されインバータ回路としての入力端子２４となっており
、また、ドレイン電極も互いに接続されインバータ回路
としての出力端子２５となっている。この為、回路点２
６の電位は負極の電源電圧−ＶＳＳよりもＰ型ＭＯ８Ｉ
ＦＩ！１Ｔ２３のスレッシッルド電圧分だけ高い電位と
なり、Ｎ型ＭＯ８ＩＦＩ！！Ｔ２２においてそのソース
電極の電位と、ドレイ／電極の電位つまりインバータ回
路の出力端子２５の電゛位との差は、Ｎ型Ｍ６ｉ９１Ｆ
ＢＴ２２のソース電極が直接負極の電源電位−ＶＳＳに
接続している場合よりは確実に小さくなり、Ｎ型ｕｏ″
５ＩＦＩＴ２２の応答速度は遅くなり、より大きな遅延
時間を確保できることになる第３図は本発明の第６の実
施例を示す回路図である。この回路図は、第１図のＮ型
ＭＯ３，？ＫＴ１３のソース電極に第２図のＰ型Ｍ百Ｓ
］ＦＩＴ２３を接続した、または、・第２図のＰ型Ｍ百
５ＩＦＫＴ２１のソース電極に第１図のＮ型ＭＯ３ＦＥ
Ｔ１１を接続したものである。基本的な作用は第１の実
施例、第２の実施例と同様であり、入力信号が、正極電
位、負極電位どちらの信号に対しても大きな遅延時間が
確保できる回路である。
２図において、Ｐ型Ｍ百１９１ＦＩ！１Ｔ２３のゲート
電極かつソース電極は負極の電源電位である一Ｖ９３に
接続され、ドレイン電極は、Ｎ型開６Ｂ１ＦＭ！Ｔ２２
のソース電極と互いに回路点２６で接続され、Ｐ型Ｍ百
５ＩＦＥＴ２１のソース電極は正極の電源電位である＋
ＶＤＤに接続され、Ｐ型ＭＯ８ＩＦｍ！：’１’２１と
Ｎ型ＭＯ３ＩＦＥ’ｌ’２２のゲート電極は互いに接続
されインバータ回路としての入力端子２４となっており
、また、ドレイン電極も互いに接続されインバータ回路
としての出力端子２５となっている。この為、回路点２
６の電位は負極の電源電圧−ＶＳＳよりもＰ型ＭＯ８Ｉ
ＦＩ！１Ｔ２３のスレッシッルド電圧分だけ高い電位と
なり、Ｎ型ＭＯ８ＩＦＩ！！Ｔ２２においてそのソース
電極の電位と、ドレイ／電極の電位つまりインバータ回
路の出力端子２５の電゛位との差は、Ｎ型Ｍ６ｉ９１Ｆ
ＢＴ２２のソース電極が直接負極の電源電位−ＶＳＳに
接続している場合よりは確実に小さくなり、Ｎ型ｕｏ″
５ＩＦＩＴ２２の応答速度は遅くなり、より大きな遅延
時間を確保できることになる第３図は本発明の第６の実
施例を示す回路図である。この回路図は、第１図のＮ型
ＭＯ３，？ＫＴ１３のソース電極に第２図のＰ型Ｍ百Ｓ
］ＦＩＴ２３を接続した、または、・第２図のＰ型Ｍ百
５ＩＦＫＴ２１のソース電極に第１図のＮ型ＭＯ３ＦＥ
Ｔ１１を接続したものである。基本的な作用は第１の実
施例、第２の実施例と同様であり、入力信号が、正極電
位、負極電位どちらの信号に対しても大きな遅延時間が
確保できる回路である。
第４図は本発明の第４の実施例を示す回路図である。こ
の回路図は、第３図にもう１個のインバータ回路を加え
たもので、内部に２個のインバータ回路を含んだ遅延用
バッファー回路である。
の回路図は、第３図にもう１個のインバータ回路を加え
たもので、内部に２個のインバータ回路を含んだ遅延用
バッファー回路である。
本発明の第３の実施例として、第１図におけるＮ型ＭＯ
３ＩＦＥＴ１１を複数直列接続することにより、第１の
実施例よりも大きな遅延時間が確保できる。
３ＩＦＥＴ１１を複数直列接続することにより、第１の
実施例よりも大きな遅延時間が確保できる。
本発明の第６の実施例として、第２図におけるＰ型ＭＯ
３Ｐ！！：Ｔ２３を複数直列接続することにより、第２
．１の実施例よりも大きな遅延時間が確保できる。
３Ｐ！！：Ｔ２３を複数直列接続することにより、第２
．１の実施例よりも大きな遅延時間が確保できる。
本発明の第７の実施例として、第１図における第１の実
施例の回路を複数直列に接続することにより、より大き
な遅延時間が確保できる。
施例の回路を複数直列に接続することにより、より大き
な遅延時間が確保できる。
本発明の第８の実施例として、第２図における第２の実
施例の回路を複数直列に接続することにより、より大き
な遅延時間が確保できる。
施例の回路を複数直列に接続することにより、より大き
な遅延時間が確保できる。
以上述べたように本発明によれば、ＭＯ８７１Ｔを用い
たゲートアレイにおいて、Ｐ型、Ｎ型ＭＯ３ＦＦｊＴの
電圧降下を利用することにより大きな遅延が確保できる
遅延用回路を提供できるという効果がある。また、この
Ｐ型、Ｎ型ＭＯ８ＩＰｌｎＴの電圧降下はトランジスタ
サイズに関係なく起きる作用であり、ゲートアレイのよ
うに自由にト・ランジスタを設計できない回路において
非常に有効なものとなった。
たゲートアレイにおいて、Ｐ型、Ｎ型ＭＯ３ＦＦｊＴの
電圧降下を利用することにより大きな遅延が確保できる
遅延用回路を提供できるという効果がある。また、この
Ｐ型、Ｎ型ＭＯ８ＩＰｌｎＴの電圧降下はトランジスタ
サイズに関係なく起きる作用であり、ゲートアレイのよ
うに自由にト・ランジスタを設計できない回路において
非常に有効なものとなった。
第１図、第２図、第３図、第４図は本発明のそ・れぞれ
第１．第２．第３．第４の実施例を示す回路図。第３図
は従来の遅延用回路の例を示す回路図。 １１．１′５，２２，５１，５５，４１，４３゜４５
、５２・・・・・・・・・Ｎ型ＭＯＳＦＥＴ１２．２１
．２５，５２，３４，４２，４４゜４６．５１・・・
・・・・・・ｐ１ＭｏｓｐｘＴ以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上棟 雅誉（他１名）喀ｉ１図 箔３１刀
第１．第２．第３．第４の実施例を示す回路図。第３図
は従来の遅延用回路の例を示す回路図。 １１．１′５，２２，５１，５５，４１，４３゜４５
、５２・・・・・・・・・Ｎ型ＭＯＳＦＥＴ１２．２１
．２５，５２，３４，４２，４４゜４６．５１・・・
・・・・・・ｐ１ＭｏｓｐｘＴ以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上棟 雅誉（他１名）喀ｉ１図 箔３１刀
Claims (1)
- （１）ａ）絶縁ゲート電界効果トランジスタ（以下ＭＯ
ＳＦＥＴと略す）を用いたゲートアレイにおいて、 ｂ）ゲート電極かつソース電極またはドレイン電極を第
１の電源電位に接続した第１の導電型の第１のＭＯＳＦ
ＥＴを少なくとも１個は有する電圧降下回路と、 ｃ）前記第１の導電型の第４のＭＯＳＦＥＴのソース電
極またはドレイン電極に、第２の導電型の第２のＭＯＳ
ＦＥＴのソース電極を接続し、前記第２の導電型の第２
のＭＯＳＦＥＴのゲート電極と前記第１の導電型の第３
のＭＯＳＦＥＴのゲート電極を互いに接続し、かつ、前
記第２の導電型の第２のＭＯＳＦＥＴのドレイン電極と
前記第１の導電型の第３のＭＯＳＦＥＴのドレイン電極
を互いに接続をして成るインバータ回路を少なくとも１
個は有することを特徴とする遅延用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083690A JPH01255314A (ja) | 1988-04-05 | 1988-04-05 | 遅延用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083690A JPH01255314A (ja) | 1988-04-05 | 1988-04-05 | 遅延用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255314A true JPH01255314A (ja) | 1989-10-12 |
Family
ID=13809487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63083690A Pending JPH01255314A (ja) | 1988-04-05 | 1988-04-05 | 遅延用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255314A (ja) |
-
1988
- 1988-04-05 JP JP63083690A patent/JPH01255314A/ja active Pending
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