JPH02268510A - ゲートアレイ装置によるバスデータ保持回路 - Google Patents
ゲートアレイ装置によるバスデータ保持回路Info
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- JPH02268510A JPH02268510A JP1091412A JP9141289A JPH02268510A JP H02268510 A JPH02268510 A JP H02268510A JP 1091412 A JP1091412 A JP 1091412A JP 9141289 A JP9141289 A JP 9141289A JP H02268510 A JPH02268510 A JP H02268510A
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- Japan
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- type
- circuit
- type mosfet
- gate array
- inverting circuit
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路のゲートアレイ装置に於ける
バスデータ保持回路に関する。
バスデータ保持回路に関する。
［従来の技術］
従来のバスデータ保持回路は、第２図に示すように、第
２のバス出力回路に用いるＭＯＳＦＥＴに比べて、チャ
ンネル長を長くまたはチャンネル幅を短くして駆動能力
を下げた第４の反転回路と第３の反転回路から構成され
ていた。これにより、第２のバス出力回路の出力の電位
と第４の反転回路の出力電位が違っても、第２のバス出
力回路の出力電位が１憂先されていた。
２のバス出力回路に用いるＭＯＳＦＥＴに比べて、チャ
ンネル長を長くまたはチャンネル幅を短くして駆動能力
を下げた第４の反転回路と第３の反転回路から構成され
ていた。これにより、第２のバス出力回路の出力の電位
と第４の反転回路の出力電位が違っても、第２のバス出
力回路の出力電位が１憂先されていた。
［発明が解決しようとする課題］
しかしながらゲートアレイ装置においては同じ大きさの
Ｐ型ＭＯＳＦＥＴと同じ大きさのＮ型ＭＯＳＦＥＴの組
合せによって回路が構成されるため、従来の回路をゲー
トアレイ装置上で構成することはできなかった。
Ｐ型ＭＯＳＦＥＴと同じ大きさのＮ型ＭＯＳＦＥＴの組
合せによって回路が構成されるため、従来の回路をゲー
トアレイ装置上で構成することはできなかった。
そこで本発明は、ゲートアレイ装置にバスデータ保持回
路を提供することを目的とする。
路を提供することを目的とする。
［課題を解決するための手段１
本発明のゲートアレイによるバスデータ保持回路は、
ａ）絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦ
ＥＴと略す）を用いたゲートアレイ装置によるバスデー
タ保持回路に於て、 ｂ）正極の１ｆ源端子にソース電極を接続した第１のＰ
型ＭＯＳ Ｆ ＥＴと、負極の電源端子にソース電極を
接続した第１のＮ型ＭＯＳ Ｆ ＥＴを具備し、第１の
Ｐ型ＭＯＳ Ｆ ＥＴと第１のＮ型ＭＯＳＦＥＴのそれ
ぞれのドレイン電極を互いに接続し、第１のＰ型ＭＯＳ
ＦＥＴと第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電
極を互いに接続した第１の反転回路と、 Ｃ）正極の電源端子にソース電極を接続した第２のＰ型
ＭＯＳＦＥＴと、負極の電源端子にソース電極を接続し
た第２のＮ型ＭＯＳＦＥＴを具備し、第２のＰ型ＭＯＳ
ＦＥＴのドレイン電極と第２のＮ型ＭＯＳＦＥＴのドレ
イン電極の間に複数のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴを直列に接続し、第２のＰ型ＭＯＳＦＥＴと第２の
Ｎ型ＭＯＳＦＥＴと直列に接続したＰ型およびＮ型のＭ
ＯＳＦＥＴのそれぞれのゲート電極を互いに接続した第
２の反転回路を持ち、 ｄ）第１の反転回路の出力を第２の反転回路の入力に接
続し、第１の反転回路の入力を第２の反転回路の出力に
接続したことを特１敗とする。
ＥＴと略す）を用いたゲートアレイ装置によるバスデー
タ保持回路に於て、 ｂ）正極の１ｆ源端子にソース電極を接続した第１のＰ
型ＭＯＳ Ｆ ＥＴと、負極の電源端子にソース電極を
接続した第１のＮ型ＭＯＳ Ｆ ＥＴを具備し、第１の
Ｐ型ＭＯＳ Ｆ ＥＴと第１のＮ型ＭＯＳＦＥＴのそれ
ぞれのドレイン電極を互いに接続し、第１のＰ型ＭＯＳ
ＦＥＴと第１のＮ型ＭＯＳＦＥＴのそれぞれのゲート電
極を互いに接続した第１の反転回路と、 Ｃ）正極の電源端子にソース電極を接続した第２のＰ型
ＭＯＳＦＥＴと、負極の電源端子にソース電極を接続し
た第２のＮ型ＭＯＳＦＥＴを具備し、第２のＰ型ＭＯＳ
ＦＥＴのドレイン電極と第２のＮ型ＭＯＳＦＥＴのドレ
イン電極の間に複数のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴを直列に接続し、第２のＰ型ＭＯＳＦＥＴと第２の
Ｎ型ＭＯＳＦＥＴと直列に接続したＰ型およびＮ型のＭ
ＯＳＦＥＴのそれぞれのゲート電極を互いに接続した第
２の反転回路を持ち、 ｄ）第１の反転回路の出力を第２の反転回路の入力に接
続し、第１の反転回路の入力を第２の反転回路の出力に
接続したことを特１敗とする。
以下に本発明の実施例を図面に基づいて説明する６第１
図において破線１で囲まれた回路が第１の反転回路であ
り、破線２で囲まれた回路が第２の反転回路であり、破
線３で囲まれた回路がバス出力回路である。第１の反転
回路において、Ｐ型ＭＯＳＦＥＴＩＩのソース電極は正
極の電源端子＋ＶＤＤに、Ｎ型ＭＯＳＦＥＴ１２のソー
ス電極は負極の電源端子−ｖＳＳに接続する。Ｐ型ＭＯ
ＳＦＥＴＩＩとＮ型ＭＯＳＦＥＴ１２のゲート電極は互
いに接続しバスデータ入出力端子１９に接続する。Ｐ型
ＭＯＳＦＥＴＩ １のドレイン電極とＮ型ＭＯＳＦＥＴ
１２のドレイン電極と第１の反転回路の出力端子とを
接続する。第２の反転回路において、Ｐ型ＭＯＳＦＥＴ
１３はソース電極を＋ＶＤＤに、Ｐ型ＭＯＳＦＥＴ１４
はソース電極をＰ型ＭＯＳＦＥＴ１３のドレイン電極に
接続し、Ｎ型ＭＯＳ Ｆ ＥＴ １６のソース電極を−
ｖＳＳに、Ｎ型ＭＯＳＦＥＴ１５のソース電極をＮ型Ｍ
ＯＳＦＥＴ１６のドレイン電極に接続し、Ｐ型ＭＯＳＦ
ＥＴ１４とＮ型ＭＯＳＦＥＴ１５のドレイン電極とバス
データ入出力端子１９を互いに接続する。Ｐ型ＭＯ３Ｆ
Ｅ７１３．１４のゲート電極とＮ型ＭＯＳＦＥＴ１５．
１６のゲート電極と第１の反転回路の出力端子と接続す
る。第１のバス出力回路３を本発明のバスデータ保持回
路に接続した場合、Ｐ型ＭＯＳＦＥＴ１７．１１，１３
．１４のそれぞれの駆動能力が同じで、Ｎ型ＭＯＳＦＥ
Ｔ１８．１２．１５．１６のそれぞれの駆動能力が同じ
とすると、第２の反転回路の駆動能力が第１のバス出力
回路の駆動能力より弱くなる。
図において破線１で囲まれた回路が第１の反転回路であ
り、破線２で囲まれた回路が第２の反転回路であり、破
線３で囲まれた回路がバス出力回路である。第１の反転
回路において、Ｐ型ＭＯＳＦＥＴＩＩのソース電極は正
極の電源端子＋ＶＤＤに、Ｎ型ＭＯＳＦＥＴ１２のソー
ス電極は負極の電源端子−ｖＳＳに接続する。Ｐ型ＭＯ
ＳＦＥＴＩＩとＮ型ＭＯＳＦＥＴ１２のゲート電極は互
いに接続しバスデータ入出力端子１９に接続する。Ｐ型
ＭＯＳＦＥＴＩ １のドレイン電極とＮ型ＭＯＳＦＥＴ
１２のドレイン電極と第１の反転回路の出力端子とを
接続する。第２の反転回路において、Ｐ型ＭＯＳＦＥＴ
１３はソース電極を＋ＶＤＤに、Ｐ型ＭＯＳＦＥＴ１４
はソース電極をＰ型ＭＯＳＦＥＴ１３のドレイン電極に
接続し、Ｎ型ＭＯＳ Ｆ ＥＴ １６のソース電極を−
ｖＳＳに、Ｎ型ＭＯＳＦＥＴ１５のソース電極をＮ型Ｍ
ＯＳＦＥＴ１６のドレイン電極に接続し、Ｐ型ＭＯＳＦ
ＥＴ１４とＮ型ＭＯＳＦＥＴ１５のドレイン電極とバス
データ入出力端子１９を互いに接続する。Ｐ型ＭＯ３Ｆ
Ｅ７１３．１４のゲート電極とＮ型ＭＯＳＦＥＴ１５．
１６のゲート電極と第１の反転回路の出力端子と接続す
る。第１のバス出力回路３を本発明のバスデータ保持回
路に接続した場合、Ｐ型ＭＯＳＦＥＴ１７．１１，１３
．１４のそれぞれの駆動能力が同じで、Ｎ型ＭＯＳＦＥ
Ｔ１８．１２．１５．１６のそれぞれの駆動能力が同じ
とすると、第２の反転回路の駆動能力が第１のバス出力
回路の駆動能力より弱くなる。
したがって、データ書き込み時は第１のバス出力回路の
信号が優先される。また、第１のバス出力回路の出力が
ハイインピーダンス状態になっても、第１の反転回路と
第２の反転回路が静回路になっているため、データを保
持する。本実施例では、第２の反転回路をＰ型ＭＯＳＦ
ＥＴ、Ｎ型ＭＯＳ Ｆ ＥＴそれぞれ２段で構成したが
、これは、何段構成であっても構わない。
信号が優先される。また、第１のバス出力回路の出力が
ハイインピーダンス状態になっても、第１の反転回路と
第２の反転回路が静回路になっているため、データを保
持する。本実施例では、第２の反転回路をＰ型ＭＯＳＦ
ＥＴ、Ｎ型ＭＯＳ Ｆ ＥＴそれぞれ２段で構成したが
、これは、何段構成であっても構わない。
［発明の効果１
従来の回路ではゲートアレイでは構成できないため、バ
スの回路を組む場合、バスのフローティングを避けなけ
ればならない、ゲートアレイ回路のように、同じ大きさ
のＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴを使用する場合
でも本発明の回路を用いればバスデータを保持すること
が可能となる。したがって、設計者はバスのフローティ
ングを意識しないで設計する事が出来る。
スの回路を組む場合、バスのフローティングを避けなけ
ればならない、ゲートアレイ回路のように、同じ大きさ
のＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴを使用する場合
でも本発明の回路を用いればバスデータを保持すること
が可能となる。したがって、設計者はバスのフローティ
ングを意識しないで設計する事が出来る。
第１図は実施例を示す回路図、第２図は従来の回路図で
ある。 ３、 ・第１の反転回路 ・第２の反転回路 ・第１のバス出力回路 ・第３の反転回路 ・第４の反転回路 ・第２のバス出力回路 ・Ｐ型ＭＯＳＦＥＴ １２．１５．１．６．１８・Ｎ型ＭＯＳＦＥＴ１９・・
・・・・・・・・バスデータ入出力端子２０・・・・・
・・・・・正極の電源端子２１・・・・・・・・・・負
極の電源端子以上 出願人 セイコーエプソン株式会社
ある。 ３、 ・第１の反転回路 ・第２の反転回路 ・第１のバス出力回路 ・第３の反転回路 ・第４の反転回路 ・第２のバス出力回路 ・Ｐ型ＭＯＳＦＥＴ １２．１５．１．６．１８・Ｎ型ＭＯＳＦＥＴ１９・・
・・・・・・・・バスデータ入出力端子２０・・・・・
・・・・・正極の電源端子２１・・・・・・・・・・負
極の電源端子以上 出願人 セイコーエプソン株式会社
Claims (1)
- 【特許請求の範囲】 ａ）絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦ
ＥＴと略す）を用いたゲートアレイ装置によるバスデー
タ保持回路に於て、 ｂ）正極の電源端子にソース電極を接続した第１のＰ型
ＭＯＳＦＥＴと、負極の電源端子にソース電極を接続し
た第１のＮ型ＭＯＳＦＥＴを具備し、第１のＰ型ＭＯＳ
ＦＥＴと第１のＮ型ＭＯＳＦＥＴのそれぞれのドレイン
電極を互いに接続し、第１のＰ型ＭＯＳＦＥＴと第１の
Ｎ型ＭＯＳＦＥＴのそれぞれのゲート電極を互いに接続
した第１の反転回路と、 ｃ）正極の電源端子にソース電極を接続した第２のＰ型
ＭＯＳＦＥＴと、負極の電源端子にソース電極を接続し
た第２のＮ型ＭＯＳＦＥＴを具備し、第２のＰ型ＭＯＳ
ＦＥＴのドレイン電極と第２のＮ型ＭＯＳＦＥＴのドレ
イン電極の間に複数のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴを直列に接続し、第２のＰ型ＭＯＳＦＥＴと第２の
Ｎ型ＭＯＳＦＥＴと直列に接続したＰ型およびＮ型のＭ
ＯＳＦＥＴのそれぞれのゲート電極を互いに接続した第
２の反転回路を持ち、 ｄ）第１の反転回路の出力を第２の反転回路の入力に接
続し、第１の反転回路の入力を第２の反転回路の出力に
接続したことを特徴とするゲートアレイ装置によるバス
データ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1091412A JPH02268510A (ja) | 1989-04-11 | 1989-04-11 | ゲートアレイ装置によるバスデータ保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1091412A JPH02268510A (ja) | 1989-04-11 | 1989-04-11 | ゲートアレイ装置によるバスデータ保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268510A true JPH02268510A (ja) | 1990-11-02 |
Family
ID=14025665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1091412A Pending JPH02268510A (ja) | 1989-04-11 | 1989-04-11 | ゲートアレイ装置によるバスデータ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268510A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590591A3 (en) * | 1992-09-28 | 1995-03-15 | Texas Instruments Inc | Static RAM memory for gate matrix devices. |
| JPH098612A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | ラッチ回路 |
| JP2000278098A (ja) * | 1999-03-24 | 2000-10-06 | Texas Instr Japan Ltd | レシオ回路、ラッチ回路及びｍｏｓトランジスタ |
-
1989
- 1989-04-11 JP JP1091412A patent/JPH02268510A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590591A3 (en) * | 1992-09-28 | 1995-03-15 | Texas Instruments Inc | Static RAM memory for gate matrix devices. |
| JPH098612A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | ラッチ回路 |
| JP2000278098A (ja) * | 1999-03-24 | 2000-10-06 | Texas Instr Japan Ltd | レシオ回路、ラッチ回路及びｍｏｓトランジスタ |
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