JPH01255347A - 並直列・直並列変換用集積回路 - Google Patents
並直列・直並列変換用集積回路Info
- Publication number
- JPH01255347A JPH01255347A JP8365388A JP8365388A JPH01255347A JP H01255347 A JPH01255347 A JP H01255347A JP 8365388 A JP8365388 A JP 8365388A JP 8365388 A JP8365388 A JP 8365388A JP H01255347 A JPH01255347 A JP H01255347A
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- parallel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
対向する制御装置間で一方の制御装置への並列入力デー
タを直列データに変換し、他方の制御装置で受信した直
列データを並列データに変換して出力するシステムに関
し、 入出力データ長の増加により、制御装置内でデータ形式
を並列／直列または直列／並列に変換するＬＳＩを増設
せずにデータ長を可変させることを目的とし、 入力データをデータバス形式でＰ／Ｓ変換器に時系列で
挿入するゲート回路と、Ｓ／Ｐ変換器で変換された並列
データをデータバス形式で格納するラッチ回路と、クロ
ック発振器からのクロックパルスにより前記Ｐ／Ｓ変換
器のアドレスバスに接続されデータバスからＰ／Ｓ変換
する当該データの収容アドレスを選択するカウンタと、
該カウンタによりゲート回路を時系列に動作させる第１
のデコーダと、Ｓ／Ｐ変換器のアドレスバスに接続され
、ラッチ回路に格納されたデータを時系列に出力する第
２のデコーダを設けて、入出力データ数の増加によりＬ
ＳＩを増設することなく、ゲート回路ならびにラッチ回
路の対応でデータ長を可変できるように構成する。
タを直列データに変換し、他方の制御装置で受信した直
列データを並列データに変換して出力するシステムに関
し、 入出力データ長の増加により、制御装置内でデータ形式
を並列／直列または直列／並列に変換するＬＳＩを増設
せずにデータ長を可変させることを目的とし、 入力データをデータバス形式でＰ／Ｓ変換器に時系列で
挿入するゲート回路と、Ｓ／Ｐ変換器で変換された並列
データをデータバス形式で格納するラッチ回路と、クロ
ック発振器からのクロックパルスにより前記Ｐ／Ｓ変換
器のアドレスバスに接続されデータバスからＰ／Ｓ変換
する当該データの収容アドレスを選択するカウンタと、
該カウンタによりゲート回路を時系列に動作させる第１
のデコーダと、Ｓ／Ｐ変換器のアドレスバスに接続され
、ラッチ回路に格納されたデータを時系列に出力する第
２のデコーダを設けて、入出力データ数の増加によりＬ
ＳＩを増設することなく、ゲート回路ならびにラッチ回
路の対応でデータ長を可変できるように構成する。
本発明は、電話ならびにテレビ等の中継回線に使用する
回線切替制御装置に用いられるデータの並列／直列なら
びに直列／並列変換方式の改良に関する。
回線切替制御装置に用いられるデータの並列／直列なら
びに直列／並列変換方式の改良に関する。
回線切替制御装置は、無線端局において、回線切替装置
と対になり設置運用されている。
と対になり設置運用されている。
再装置間でのデータの授受は、使用するワイヤハーネス
の数を減らすために１本の線を使用する直列データ伝送
方式がとられており、一方前記回線切替制御装置に入出
力されるデータは、並列形式であるため、装置内で並列
／直列（Ｐｕｓ ）または直列／並列（Ｓ／Ｐ）変換を
行う必要がある。
の数を減らすために１本の線を使用する直列データ伝送
方式がとられており、一方前記回線切替制御装置に入出
力されるデータは、並列形式であるため、装置内で並列
／直列（Ｐｕｓ ）または直列／並列（Ｓ／Ｐ）変換を
行う必要がある。
このＰｕｓまたはＳＩＰ変換処理は、１個のＬＳＩ（大
規模集積回路）で行われ、最近では１６Ｂｉｔ ＬＳＩ
が使用されているが、このＬＳＩ は非常に高価である
。
規模集積回路）で行われ、最近では１６Ｂｉｔ ＬＳＩ
が使用されているが、このＬＳＩ は非常に高価である
。
一方前記回線切替制御装置の運用面で、複雑多様化する
機能を追加するためにこの装置に入出力されるデータ長
を増加させる必要があり、この場合は１６ＢｉｔのＬＳ
Ｉを必要数だけ増設しなければならない。高価なこのＬ
ＳＩを増設することは、装置全体のコスト上昇を招くこ
と以外にＬＳＩからの発熱が増えて品質面でも問題どな
る。従ってこのＬＳＩを増設することなく入出力のデー
タ長を可変できる方式の開発が要望されていた。
機能を追加するためにこの装置に入出力されるデータ長
を増加させる必要があり、この場合は１６ＢｉｔのＬＳ
Ｉを必要数だけ増設しなければならない。高価なこのＬ
ＳＩを増設することは、装置全体のコスト上昇を招くこ
と以外にＬＳＩからの発熱が増えて品質面でも問題どな
る。従ってこのＬＳＩを増設することなく入出力のデー
タ長を可変できる方式の開発が要望されていた。
第３図は、従来のＰｕｓ、 Ｓ／Ｐ変換方式のブロック
図であり、図において、ｌ及び２は例えば１が切替装置
、２が制御装置である制御装置、３ａ〜３ｎ、４ａ 〜
４ｎはＬＳＩであり、このＬＳＩは各１６ＢｉｔのＰｕ
ｓ。
図であり、図において、ｌ及び２は例えば１が切替装置
、２が制御装置である制御装置、３ａ〜３ｎ、４ａ 〜
４ｎはＬＳＩであり、このＬＳＩは各１６ＢｉｔのＰｕ
ｓ。
Ｓ／Ｐ変換器で構成される。
図の従来の方式では、１個のＬＳＩに対して最大１６本
の並列データが制御装置１．２のそれぞれのＬＳＩのＰ
／Ｓ変換器に入力され、並列データから直列データに変
換され、制御線を介して相手方制御装置２．１のＬＳＩ
のＳ／Ｐ変換器に入力され、ここで直列データが並列デ
ータに変換されて出力データとして出力される。
の並列データが制御装置１．２のそれぞれのＬＳＩのＰ
／Ｓ変換器に入力され、並列データから直列データに変
換され、制御線を介して相手方制御装置２．１のＬＳＩ
のＳ／Ｐ変換器に入力され、ここで直列データが並列デ
ータに変換されて出力データとして出力される。
ところが従来のＰｕｓ、 Ｓ／Ｐ変換方式では、使用す
るＬＳＩが例えば１６Ｂｉｔとした場合、入出力する並
列データ長が１７ＢｉｔであればＩ Ｂｉｔの増加のた
めに該ＬＳＩを２個使用せねばならず、さらに１６旧ｔ
を超えて何十Ｂｉｔの場合、何＋Ｂｉｔ ／１６Ｂｉｔ
個のＬＳＩが必要になる。前述したように高価なこのし
Ｓ■を増設する上でさらにこのＬＳＩを装着する基板サ
イズも大きくなり、ＬＳＩからの発熱も増加して品質面
も阻害されることになるという問題点が生じる。
るＬＳＩが例えば１６Ｂｉｔとした場合、入出力する並
列データ長が１７ＢｉｔであればＩ Ｂｉｔの増加のた
めに該ＬＳＩを２個使用せねばならず、さらに１６旧ｔ
を超えて何十Ｂｉｔの場合、何＋Ｂｉｔ ／１６Ｂｉｔ
個のＬＳＩが必要になる。前述したように高価なこのし
Ｓ■を増設する上でさらにこのＬＳＩを装着する基板サ
イズも大きくなり、ＬＳＩからの発熱も増加して品質面
も阻害されることになるという問題点が生じる。
本発明は、このような問題点に鑑み、このＰｕｓ。
ＳＩＰ変換用ＬＳＩを１個に固定して、入出力の並列デ
ータのデータ長が増加してもこのＬＳＩを増設すること
なく Ｐｕｓ、Ｓ／Ｐ変換を可能にする並直列・直並列
変換用集積回路のデータ長可変方式を提供することを目
的としている。
ータのデータ長が増加してもこのＬＳＩを増設すること
なく Ｐｕｓ、Ｓ／Ｐ変換を可能にする並直列・直並列
変換用集積回路のデータ長可変方式を提供することを目
的としている。
第１図は、本発明の並直列・直並列変換用集積回路のデ
ータ長可変方式のブロック図であり、入力データをデー
タバス形式でＰ／Ｓ変換器３−１．４−１に時系列で挿
入するゲート回路１−１〜１−Ｎ、２−１〜２−Ｎと、
ＳＩＰ変換器４−２．３−２で変換された並列データを
データバス形式で格納するラッチ回路２−３１〜２−３
Ｎ、１〜３１〜１−３Ｎと、クロック発振器１−２１．
２−２１のクロックパルスでＰ／Ｓ変換器３−１．４−
１に接続されたデータからＰ／Ｓ変換するデータのアド
レスを選択するカウンタ１−２２．２−２２と、このカ
ウンタで前記ゲート回路のゲートを開（第１のデコーダ
１−２３．２−２３と、前記ラッチ回路に格納したデー
タを出力する第２のデコーダ２−１１．１−１１を設け
た構成としている。
ータ長可変方式のブロック図であり、入力データをデー
タバス形式でＰ／Ｓ変換器３−１．４−１に時系列で挿
入するゲート回路１−１〜１−Ｎ、２−１〜２−Ｎと、
ＳＩＰ変換器４−２．３−２で変換された並列データを
データバス形式で格納するラッチ回路２−３１〜２−３
Ｎ、１〜３１〜１−３Ｎと、クロック発振器１−２１．
２−２１のクロックパルスでＰ／Ｓ変換器３−１．４−
１に接続されたデータからＰ／Ｓ変換するデータのアド
レスを選択するカウンタ１−２２．２−２２と、このカ
ウンタで前記ゲート回路のゲートを開（第１のデコーダ
１−２３．２−２３と、前記ラッチ回路に格納したデー
タを出力する第２のデコーダ２−１１．１−１１を設け
た構成としている。
本発明では、第１図に示すように入力データをゲート回
路１−１〜１−Ｎ 、２−１〜２−Ｎを介してＰ／Ｓ変
換器３−１．４−１に挿入し、クロック発振器１−２１
．２−２１で発生されたクロックパルスによりカウンタ
１−２２．２−２２でＰ／Ｓ変換するデータのアドレス
を選択し、カウンタ１−２２．２−２２の出力より第１
のデコーダ１−２３．２−２３で該当する入力データが
収容されたゲート回路のゲートを開きＰ／Ｓ変換器３−
１．４−１で直列データに変換される。この直列データ
は他方の制御装置２．１で受信され、Ｓ／Ｐ変換器４−
２ 、３−２で並列データに変換されてランチ回路２−
３１〜２−３Ｎ、 １−３１〜１−３Ｎに格納される。
路１−１〜１−Ｎ 、２−１〜２−Ｎを介してＰ／Ｓ変
換器３−１．４−１に挿入し、クロック発振器１−２１
．２−２１で発生されたクロックパルスによりカウンタ
１−２２．２−２２でＰ／Ｓ変換するデータのアドレス
を選択し、カウンタ１−２２．２−２２の出力より第１
のデコーダ１−２３．２−２３で該当する入力データが
収容されたゲート回路のゲートを開きＰ／Ｓ変換器３−
１．４−１で直列データに変換される。この直列データ
は他方の制御装置２．１で受信され、Ｓ／Ｐ変換器４−
２ 、３−２で並列データに変換されてランチ回路２−
３１〜２−３Ｎ、 １−３１〜１−３Ｎに格納される。
この格納されたデータは第２のデコーダ２−１１．１−
１１により必要データが出力される。
１１により必要データが出力される。
従って入出力データ長が変化した場合は、このゲート回
路１−１〜１−Ｎ、２−１〜２−Ｎならびにランチ回路
２−３１〜２−３Ｎ、 １−３１〜１−３Ｎを入出力デ
ータ長に合わせて増減すればよいわけである。
路１−１〜１−Ｎ、２−１〜２−Ｎならびにランチ回路
２−３１〜２−３Ｎ、 １−３１〜１−３Ｎを入出力デ
ータ長に合わせて増減すればよいわけである。
第１図は、本発明の並直列・直並列変換用集積回路のデ
ータ長可変方式を示すブロック図である。
ータ長可変方式を示すブロック図である。
また第２図は本発明の詳細な説明するためのタイムチャ
ートである。
ートである。
第１図は再制御装置１，２間で双方向の入出力のデータ
関係を示しているが説明の都合上一方向についてだけ詳
述する。
関係を示しているが説明の都合上一方向についてだけ詳
述する。
第１図のブロック図において、入力データは並列の８Ｂ
ｉｔ単位で制御装置１のゲート回路１−１〜１−Ｎに入
力される。１個のゲート回路が処理可能なデータ数を８
Ｂｉｔとしたのは、Ｐ／Ｓ、Ｓ／ｒ’変換用ＬＳＩ３．
４が１６Ｂｉｔであり、この中でデータを８Ｂｉｔ ％
アドレスを７Ｂｉｔ、クロックをＩＢｉ を使用してい
るためである。
ｉｔ単位で制御装置１のゲート回路１−１〜１−Ｎに入
力される。１個のゲート回路が処理可能なデータ数を８
Ｂｉｔとしたのは、Ｐ／Ｓ、Ｓ／ｒ’変換用ＬＳＩ３．
４が１６Ｂｉｔであり、この中でデータを８Ｂｉｔ ％
アドレスを７Ｂｉｔ、クロックをＩＢｉ を使用してい
るためである。
ゲート回路１−１〜１−ＮからＰｕｓ変換器３−１のデ
ータ端子（図示せず）にデータバスとして接続される。
ータ端子（図示せず）にデータバスとして接続される。
またＰ／Ｓ変換器３−１のアドレス端子（図示せず）に
は、カウンタ１−２２からアドレスバスが接続されてい
る。このカウンタ１−２２はクロック発振器１−２１か
らのクロックパルスにより動作する。またこのカウンタ
１−２２の出力は第１のデコーダ１−２３に接続されて
おり、この第１のデコーダ１−２３は前記各ゲート回路
１−１〜１−Ｎをそれぞれ制御するように構成される。
は、カウンタ１−２２からアドレスバスが接続されてい
る。このカウンタ１−２２はクロック発振器１−２１か
らのクロックパルスにより動作する。またこのカウンタ
１−２２の出力は第１のデコーダ１−２３に接続されて
おり、この第１のデコーダ１−２３は前記各ゲート回路
１−１〜１−Ｎをそれぞれ制御するように構成される。
第２図のタイムチャートにおいて、クロック発振器１−
２１からのクロックパルスによりカウンタ１−２２が動
作する。このカウンタ１−２２はバイナリカウンタであ
り、この信号が第１のデコーダ１−２３で２進−１０進
変換され、各ゲート回路１−１〜１−Ｎに対してゲート
選択パルスを発生する。このゲート選択パルスの“１１
″レベルで１亥当するゲート回路のゲートが開き、この
ゲート回路に接続された入力データがＰ／Ｓ変換器３−
１に入力される。一方前記カウンタ１−２２によりＰ／
Ｓ変換器３−１の変換すべきデータのアドレスを選択す
るため、該当する入力データが一括して変換され直列デ
ータとして制御線を介して制御装置２のＳ／Ｐ変換器４
−２に送信される。
２１からのクロックパルスによりカウンタ１−２２が動
作する。このカウンタ１−２２はバイナリカウンタであ
り、この信号が第１のデコーダ１−２３で２進−１０進
変換され、各ゲート回路１−１〜１−Ｎに対してゲート
選択パルスを発生する。このゲート選択パルスの“１１
″レベルで１亥当するゲート回路のゲートが開き、この
ゲート回路に接続された入力データがＰ／Ｓ変換器３−
１に入力される。一方前記カウンタ１−２２によりＰ／
Ｓ変換器３−１の変換すべきデータのアドレスを選択す
るため、該当する入力データが一括して変換され直列デ
ータとして制御線を介して制御装置２のＳ／Ｐ変換器４
−２に送信される。
Ｓ／Ｐ変換器４−２で並列データに変換されたデータは
、ラッチ回路２−３１〜２−３Ｎの所定の場所毎に格納
される。このデータはデータとともに送られてきたクロ
ックパルスをもとにＳ／Ｐ変換器４−２からのアドレス
を指定して第２のデコーダ２−１１で該当するラッチ回
路２−３１〜２−３Ｎを動作させ、格納されたデータが
出力される。
、ラッチ回路２−３１〜２−３Ｎの所定の場所毎に格納
される。このデータはデータとともに送られてきたクロ
ックパルスをもとにＳ／Ｐ変換器４−２からのアドレス
を指定して第２のデコーダ２−１１で該当するラッチ回
路２−３１〜２−３Ｎを動作させ、格納されたデータが
出力される。
以上説明したように本発明の並直列・直並列変換用集積
回路のデータ長可変方式を使用することにより、入出力
データ長が変化して多くなっても、ＬＳＩ ３．４を増
設するこ′となくゲート回路１−１〜１−Ｎ 、２−１
〜２−Ｎならびにラッチ回路２−３１〜２−３Ｎ、 １
−３１〜１−３Ｎで対応できる。
回路のデータ長可変方式を使用することにより、入出力
データ長が変化して多くなっても、ＬＳＩ ３．４を増
設するこ′となくゲート回路１−１〜１−Ｎ 、２−１
〜２−Ｎならびにラッチ回路２−３１〜２−３Ｎ、 １
−３１〜１−３Ｎで対応できる。
（発明の効果〕
以上説明したように本発明によれば、入出力データ数の
増加に伴い、制御装置内でデータ形式を′ 並列／直
列または直列／並列に変換するＬＳＩを増設せずにデー
タ長を可変することが可能になるため、コスト上昇を抑
制でき、さらに該ＬＳＩの数が増えないため発熱問題も
解消され、品質面でも大きな効果がある。
増加に伴い、制御装置内でデータ形式を′ 並列／直
列または直列／並列に変換するＬＳＩを増設せずにデー
タ長を可変することが可能になるため、コスト上昇を抑
制でき、さらに該ＬＳＩの数が増えないため発熱問題も
解消され、品質面でも大きな効果がある。
第１図は本発明の並直列・直並列変換用集積図のデータ
長可変方式を示すブロック図、第２図は本発明の詳細な
説明するためのタイムチャー１・、 第３図は従来のＰ／Ｓ、 Ｓ／Ｐ変換方式のブロック図
である。 図において、１及び２は制御装置、３及び４はＬＳＩ
５１−１〜１−Ｎ及び２−１〜２−Ｎはゲート回路、ｔ
−ｉｔ及び２−１１は第２のデコーダ、１−２１及び２
−２１はクロック発振器、１−２２及び２−２２はカウ
ンタ、１−２３及び２−２３は第１のデコーダ、１−３
１〜１−３Ｎ及び２−３１〜２−３Ｎはラッチ回路を示
す。 ｍｌ 図 イ４外明／ｌｆ手著ＰをＬ乞呻ｔすＪＬ／＋ｎタイム十
ヤード第２図
長可変方式を示すブロック図、第２図は本発明の詳細な
説明するためのタイムチャー１・、 第３図は従来のＰ／Ｓ、 Ｓ／Ｐ変換方式のブロック図
である。 図において、１及び２は制御装置、３及び４はＬＳＩ
５１−１〜１−Ｎ及び２−１〜２−Ｎはゲート回路、ｔ
−ｉｔ及び２−１１は第２のデコーダ、１−２１及び２
−２１はクロック発振器、１−２２及び２−２２はカウ
ンタ、１−２３及び２−２３は第１のデコーダ、１−３
１〜１−３Ｎ及び２−３１〜２−３Ｎはラッチ回路を示
す。 ｍｌ 図 イ４外明／ｌｆ手著ＰをＬ乞呻ｔすＪＬ／＋ｎタイム十
ヤード第２図
Claims (1)
- 【特許請求の範囲】 対向する制御装置（１、２）間で一方の制御装置（１、
２）への並列入力データを該制御装置（１、２）内のＬ
ＳＩ（３、４）のＰ／Ｓ変換器（３−１、４−１）で直
列データに変換し、該直列データの信号を相手方制御装
置（２、１）に送出し、該制御装置（２、１）内のＬＳ
Ｉ（４、３）のＳ／Ｐ変換器（４−２、３−２）で並列
データに変換して出力するシステムにおいて、 入力データをデータバス形式で前記Ｐ／Ｓ変換器（３−
１、４−１）に時系列で挿入するゲート回路（１−１〜
１−Ｎ、２−１〜２−Ｎ）と、 前記Ｓ／Ｐ変換器（４−２、３−２）で変換された並列
データをデータバス形式で格納するラッチ回路（２−３
１〜２−３Ｎ、１−３１〜１−３Ｎ）と、 クロック発振器（１−２１、２−２１）からのクロック
により前記Ｐ／Ｓ変換器（３−１、４−１）のアドレス
バスに接続され、データバスからＰ／Ｓ変換する当該デ
ータの収容アドレスを選択するカウンタ（１−２２、２
−２１）と、 該カウンタ（１−２２、２−２２）により前記ゲート回
路（１−１〜１−Ｎ、２−１〜２−Ｎ）を時系列に動作
させる第１のデコーダ（１−２３、２−２３）と、 前記Ｓ／Ｐ変換器（４−２、３−２）のアドレスバスに
接続され、前記ラッチ回路（２−３１〜２−３Ｎ、１−
３１〜１−３Ｎ）に格納されたデータを時系列に出力す
る第２のデコーダ（２−１１、１−１１）を設け、入出
力データ数の増加により前記ＬＳＩ（３、４）を増設す
ることなく、前記ゲート回路（１−１〜１−Ｎ、２−１
〜２−Ｎ）ならびに前記ラッチ回路（２−３１〜２−３
Ｎ、１−３１〜１−３Ｎ）の対応で可能とするように構
成したことを特徴とする並直列・直並列変換用集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8365388A JPH01255347A (ja) | 1988-04-04 | 1988-04-04 | 並直列・直並列変換用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8365388A JPH01255347A (ja) | 1988-04-04 | 1988-04-04 | 並直列・直並列変換用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255347A true JPH01255347A (ja) | 1989-10-12 |
Family
ID=13808410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8365388A Pending JPH01255347A (ja) | 1988-04-04 | 1988-04-04 | 並直列・直並列変換用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2374242B (en) * | 2001-04-07 | 2005-03-16 | Univ Dundee | Integrated circuit and related improvements |
-
1988
- 1988-04-04 JP JP8365388A patent/JPH01255347A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2374242B (en) * | 2001-04-07 | 2005-03-16 | Univ Dundee | Integrated circuit and related improvements |
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