JPH0117880Y2 - - Google Patents

Description

【考案の詳細な説明】 〔技術分野〕 本考案はデータサンプリング回路、特に入力デ
ータ中に他と異なる語長を有するデータ語を含む
場合のデータサンプリング回路に関する。

〔背景技術〕

データ処理においては、一般にデータはある一
定のビツト長（例えばバイト）の、いわゆるデー
タ語を単位として処理される。しかしこれが伝送
される場合は送信側において並−直変換を行ない
直列ビツトシーケンスとして伝送回線に送り出
す。受信側においては、直列ビツトシーケンスの
中から各データ語の区切りを識別し、直−並変換
を施してデータを復元する。このような伝送シス
テムにおいては、受信側のデータサンプリング回
路は、データ語が全て同一ビツト長でるものとし
て処理するから、もし他のデータ語と異なるビツ
ト長のデータ語が混在すると、そこからデータ語
間の区切りがずれて正確な再生はできない。従つ
て、他と異なる語長のデータ語を含める必要があ
る場合は、残余部分にゼロを詰める等して語長を
揃えてから送信する。その場合は勿論受信側にお
いて、その詰めたゼロを除去する作業が行われ
る。

上記のように全てのデータ語長が揃つていれ
ば、送・受信側共に回路構成は簡単である。

しかし、一方、上記の送信側における語長を揃
える作業と、受信側におけるその分解作業とは、
いずれもプログラムによつて行われ、CPUに依
存している。

最近各種のデータ伝送システムにおいて、繁忙
を極めるCPUの手から、上記のような末端的な
データ処理の作業を解放する要求がある場合が少
なくない。

〔考案の開示〕

本考案は、上記のような要求に応ずるため、語
長の異なるデータ語を含む直列ビツトシーケンス
を受信し、CPUに依存することなく処理し得る
データサンプリング回路を提供することを目的と
する。

本考案によるデータサンプリング回路は、 直列ビツトシーケンスのデータを入力し、直−
並変換するシフトレジスタと、そのシフトレジス
タからの並列データをラツクするラツチ回路と、
ラツクされたデータを指定されたアドレスに格納
するメモリとによつてデータ流を形成する。

また、上記の入力データのＮ番目のデータ語は
語長がｍビツトで構成されており、他のデータ語
の語長はｎビツトであるとすれば、本考案による
データサンプリング回路は上記のデータの流れを
制御するために、次のような入力信号のビツトク
ロツクを計数するカウンタと、そのカウンタの出
力を複号するデコーダを備えている。

カウンタはラツチ回路に対してｎカウント毎
に、ラツチ・クロツク信号を供給する。またカウ
ンタは、メモリに対して、ｎカウント毎に１づつ
増加するアドレスと、書込み信号とを供給する。

デコーダは、カウンタの出力を入力し、そのカ
ウントが（Ｎ−１）×ｎ＋ｍの時、カウンタのカ
ウントを強制的にＮ×ｎにするように、接続され
ている。

その結果、上記の構成によるデータサンプリン
グ回路は、ｍビツトの語長を有するデータ語が、
他のｎビツト長のデータ語の列の中に混在してい
ても、何等プログラムによる処理を要することな
く、データの復元ができ、CPUの負担が軽減さ
れる。

また、回路構成も簡単であるから製作が容易で
大量生産に適する。

〔考案を実施するための最良の形態〕

第１図は本考案によるデータサンプリング回路
の一実施例を示す回路図である。

第２図は、第１図における主要部位の信号の時
間的関係を示すタイミングチヤートである。

第１図において、シフトレジスタ１のIN端子
に直列ビツトシーケンスIDATA＋が入力する。
IDATA＋は第２図に示すように、第２番目のデ
ータ語のみ６ビツトであり、他は全て８ビツト
（バイト）長であるとする。

シフトレジスタ１のクロツク（CK）端子には
データのビツトクロツク信号DTCLK＋が供給さ
れる。

シフトレジスタはデータ信号（IDATA）の８
ビツト（QA〜QH）をラツチ回路２の入力端子
１Ｄ〜８Ｄへ送る。ラツチ回路２は後述するよう
にカウンタ４の出力信号からクロツク（CK）信
号を受け、これによつて制御されて８ビツトのデ
ータ1Q〜8Qをメモリ３の入力端子D0〜D7へ送
る。

メモリ３は、上記入力データを、カウンタ４か
ら供給されるアドレス信号A0〜A4によつて指定
されるアドレスに、同じくカウンタ４から供給さ
れる書込み信号によつて格納する。

上記のシフトレジスタ１、ラツチ回路２、メモ
リ３による入力データの流れは、カウンタ４およ
びデコーダ５によつて、つぎのように制御され
る。

カウンタ４は、そのクロツク（CK）入力とし
て、入力データのビツトクロツクDTCLK＋をイ
ンバータ６によつて反転した信号DTCLK−（第
２図参照）を供給されている。

このカウンタ４はQA（LSB）〜QH（MSB）の
８個の出力端子を有する。

また、カウンタ４はLD端子に低レベル（“Ｌ”）
の信号が入力されると、端子Ａ〜Ｈへの入力が、
それぞれ対応する出力端子QA〜QHから送出さ
れる。端子Ａ〜Ｈは端子Ｅが＋Ｖに接続されてい
る以外は全て接地されている。つまりLDが“Ｌ”
となればQEの出力のみが“Ｈ”（１）であり、他
の出力は“Ｌ”（０）となる。

カウンタ４の出力端子QCはインバータ７を介
してラツチ回路２のクロツク（CK）入力に接続
されている。

カウンタ４の出力端子QBとインバータ７の出
力端子とはNANDゲート８に接続されている。
このNANDゲート８の出力はメモリ３の書込み
信号となつている。

カウンタ４の出力端子QD，QE，QF，QG，
QHは、それぞれメモリ３のアドレス入力端子
A0，A1，A2，A3，A4に接続されれている。

カウンタ４の出力端子QA〜QHは、デコーダ
５の入力端子Ａ〜Ｈに接続されている。

デコーダの出力端子Y13は、デコーダの入力
（カウンタ４のカウント）が13になつた時に、
“Ｌ”となる信号を送出する。この信号はカウン
タ４のロード（LD）端子に印加される。

つぎに第１および第２図を参照しながら、デー
タサンプリング回路の動作について説明する。

既に述べたようにここでは、入力データ
IDATA＋の２番目のデータは６ビツト構成であ
り、他は８ビツト構成であると定義されている。

従つて、入力データIDATA＋は、ビツトクロ
ツク信号DTCLK＋に従つてシフトレジスタ１に
取り込まれ、並列に変換されてラツチ回路２へ送
られる。ラツチ回路２のクロツク入力（CK）に
は、カウンタ４の出力端子QC（３桁目）の出力の
反転信号が供給されているから、ラツチ回路２は
信号QCの立下りにおいて入力データをラツチす
る。

その結果、１つ目のデータは８番目（第２図の
第７）のビツトが取り込まれた時に、ラツチさ
れ、メモリ３へ送られる。ラツチされた８ビツト
のデータは、つぎのラツチが行われる迄ラツチ回
路において保持される。

ところで、メモリ３のアドレスは、カウンタの
QDの出力が“Ｈ”（１）となつた時（すなわち
カウント８の時）A0＝１となり、１番目が指定
される。QDの出力が“Ｈ”となり、その後QB
が“Ｈ”でかつQCが“Ｌ”の時NANDゲート８
の出力は“Ｌ”となり、メモリの書込信号は
“Ｌ”となつて、メモリ３の１番地に最初の８ビ
ツトのデータが書込まれる。

その間、引き続き２つ目のデータがシフトレジ
スタ１からラツチ回路２へ送られている。

一方、カウンタ４によるビツトクロツク信号の
カウントが13を数えた時、デコーダ５の出力端子
Y13からカウンタのLD端子に印加されている信
号（LD）が“Ｌ”となる。これによつてカウン
タの出力は強制的に（LSB）00001000（MSB）と
なる。すなわち強制的に16にカウントアツプされ
る。

その結果、カウンタ４の出力QCは立下り、ラ
ツチ回路２はその時点でデータをラツチしてメモ
リ３へ送る。

メモリ３のアドレス信号A4〜A0は0010となり
２番地を指定する。そして書込信号が“Ｌ”
になると、８ビツトのデータがメモリ３の２番地
に書込まれる。この２番地に書込まれたデータの
下位２ビツトには、最初のデータの上位２ビツト
がそのまま書込まれるが、データのずれは起らな
い。

以下引続いて第３番目以降のデータが取込ま
れ、カウンタ４の８カウント毎に、メモリ３の３
番地以降に格納される。

以上のように、本考案によるデータサンプリン
グ回路は、Ｎ番目のデータ語がｍビツトで、他の
データ語は全てｎビツトで構成されている場合、
直列ビツトシーケンスのデータ信号について、何
等CPUに負担をかけることなく、データの復元
を可能とする。

【図面の簡単な説明】

第１図は、本考案によるデータサンプリング回
路の一実施例を示す回路図、第２図は、第１図に
おける主要個所の信号の時間的関係を示すタイミ
ングチヤートである。 １……シフトレジスタ、２……ラツチ回路、３
……メモリ、４……カウンタ、５……デコーダ。

Claims (1)

【実用新案登録請求の範囲】
1. Ｎ番目のデータ語がｍビツトで、他のデータ語
   はｎビツトで構成される直列データ信号を入力
   し、データのビツトクロツク信号に同期して並列
   ｎビツトデータ信号に変換するシフトレジスタ
   と、このシフトレジスタからの並列ｎビツトデー
   タをラツチするラツチ回路と、前記ラツチ回路の
   出力データを格納するメモリと、前記ビツトクロ
   ツク信号を計数し、ｎカウント毎に、前記ラツチ
   回路を動作させると共に前記メモリに対し書込み
   信号およびアドレス信号を供給するカウンタと、
   このカウンタの計数出力を入力し、計数値が（Ｎ
   −１）×ｎ＋ｍの時、このカウンタに対しそれを
   強制的にＮ×ｎに変換するように制御するデコー
   ダとを備えたデータサンプリング回路。