JPH01255471A - 半導体集積回路装置とランプ点燈方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パワースイッチ回路に関し、例えばパワー
ＭＯ３ＦＥＴ　（絶縁ゲート型電界効果トランジスタ）
を用いて車両用ランプを点燈させるパワースイッチ回路
に利用して有効な技術に関するものである。

〔従来の技術〕

負荷短絡時のような過電流に対する保護回路としては、
出力電流がある一定の電流以上になると、帰還をかけて
出力素子をオフ状態に切り換えるが若しくは一定電流値
に制限する方式がある。上記のような保護回路を備えた
パワースイッチ回路に関しては、例えば雑誌「電子技術
Ｊ　１９８７年１１月号頁２２〜頁２５　（スマートパ
ワーＭＯ３ＩＣ）がある。

〔発明が解決しようとする課題〕

パワースイッチ回路より車両搭載用のランプを駆動する
場合、それを点燈させた瞬間にはフィラメントの抵抗値
が極めて小さいため大きな電流値の電流が流れ、時間の
経過とともにフィラメントにおいて生じる発熱により上
記抵抗値が太き（なって流れる電流の電流値も小さくな
る。このような負荷を駆動する場合、上記過電流保護回
路が作動してしまう。したがって、過電流の検出信号に
より上記出力素子をオフ状態にさせる保護方式では、ラ
ンプを点燈させることができな（なる。また、過電流の
検出出力により出力電流を一定電流に制限する方式では
、上記ランプの抵抗値が小さいにもかかわらず定電流出
力とするため、パワースイッチ回路（ＩＣ）の消費電力
が大となるばかりか出力パワー素子の保護の面で問題を
残すとともに、電流が制限される結果、完全に点燈する
までの時間が長くなってしまう。

この発明の目的は、電流制限動作時の消費電力を小さく
したパワースイッチ回路を提供することにある。

この発明の他の目的は、ランプを駆動するのに適したパ
ワースイッチ回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、パワー出力素子に流れる電流が一定の電流値
以上のとき、その電流値に反比例的なパルス幅変調信号
を形成して上記パワー出力素子を駆動する。

〔作　用〕

上記した手段によれば、過電流が流れるとき、パワー出
力素子が間欠的に短い時間しか動作しないから電流制限
動作時の電流を小さくできる。

〔実施例〕

第１図には、この発明に係るパワースイッチ回路を車両
用ランプ駆動回路に利用した場合の一実施例のブロック
図が示されている。同図において破線で囲まれた各回路
ブロックは、公知の半導体集積回路の製造技術によって
、特に制限されないが、単結晶シリコンのような１個の
半導体基板上において形成される。

パワー出力素子ＭＯ３は、車両用ランプＬＰの駆動電流
を形成するスイッチとして作用する。上記パワー出力素
子ＭＯ３は、特に制限されないが、パワーＭＯ５ＦＥＴ
から構成される。このようなパワーＭＯＳ　Ｆ　ＥＴか
らなるスイッチ素子に対してランプＬＰは、電源電圧Ｖ
ｃｃ又は回路の接地電位ＧＮＤに接続される。上記ラン
プＬＰを上記のような車両用ランプとした場合、上記ス
イッチ素子は、ハイサイド駆動回路とすることが望まし
い。

すなわち、上記出力素子ＭＯ３を電源電圧側とし、ラン
プＬＰを回路の接地電位ＧＮＤ側として接続する。この
構成にあっては、パワー出力素子ＭＯ８は、ソースフォ
ロワ出力形式を採るものとなる。

上記ハイサイド駆動方式では、自動車事故によりランプ
ＬＰが破損して車体く接地）と短絡されても出力パワー
素子ＭＯ３の保護回路が作用して電流制限動作が行われ
る結果、火災等の発生を未然に防止することができる。

また、ハイサイド駆動方式では、車体を利用して接地電
位が得られるからランプＬＰの実装が容易になる。

このパワー出力素子ＭＯ３の駆動電流に対応したセンス
電流Ｉｓは、電流センス回路ＩＳにより検出される。電
流センス回路ＩＳは、センス電流Ｉｓを電圧信号Ｖｓに
変換して出力する。

比較回路ＣＭＰは、上記電圧信号Ｖｓと三角波発生回路
ＲＰＣにより形成されたランプ電圧ＶＲとを比較する。

三角波発生回路ＲＰＣは、キャパシタと定電流源等から
構成としもよい。しかしながら、キャパシタを用いる構
成では、外部部品が必要になる。

そこで、この実施例では、上記三角波発生回路ＲＰＧを
カウンタ回路と、その計数出力を受けるＤ／Ａ　（ディ
ジタル／アナログ）変換回路とにより構成する。この構
成では、上記のよ・うなキャパシタが不要であるから、
半導体集積回路ＩＣに内蔵でき、上記カウンタ回路に入
力する入力パルスの周波数や、そのビット数により比較
的長い時間を持つ三角波を形成することができる。

上記比較回路ＣＭＰの出力信号は、パルス幅変調回路Ｐ
ＷＭに入力され、ここで上記センス電流Ｉｓが過電流と
みなされる一定電流以上のとき、上記センス電流Ｉｓの
電流値に対して反比例的なパルス幅を持つ駆動信号ＶＣ
が形成される。

このような構成に代え、比較回路ＣＭＰにおいて、その
入力信号Ｖｓが通常の動作とみなされる一定値以下のと
き、ランプ電圧ＶＲとの比較動作を実質的に停止して、
上記パルス幅変調回路ＰＷＭに対してその動作を行わな
わせないよう、例えばロウレベルに固定するものであっ
てもよい。

上記駆動信号ＶＣは、上記入力信号ＩＮをパワー出力素
子ＭＯ３の制御端子に選択的に伝えるゲート回路Ｇの制
御信号とされる。言い換えるならば、パワー出力素子Ｍ
Ｏ３は、入力信号ＩＮが上記信号ＶＣにより選択的に有
効にされるから、実質的に上記パルス幅変調回路ＰＷＭ
により形成された出力信号ＶＣにより間欠的に駆動させ
られるものとなる。

第２図には、上記パワースイッチ回路の具体的一実施例
の回路図が示されている。同図において、Ｐチャンネル
ＭＯ３ＦＥＴは、そのチャンネル（バックゲート）部に
矢印が負荷されることによりＮチャンネルＭＯＳ　Ｆ　
ＥＴと区別される。

ＮチャンネルＭＯＳ　Ｆ　ＥＴからなるパワーＭＯ３Ｆ
　ＥＴＱ　１のドレインは、電源電圧Ｖｃｃに結合され
る。Ｎチャンネル型の駆動ＭＯＳ　Ｆ　ＥＴＱ　６とＱ
７及びその共通ドレインに設けられた負荷抵抗Ｒ４は駆
動回路を構成し、上記ＭＯ３ＦＥＴＱ１のゲートに伝え
るられる駆動電圧を形成する。

この駆動回路は、ノアゲート回路として作用し、前記第
１図のゲート回路Ｇに相当する。

駆動回路の動作電圧は、昇圧回路ＢＳＴにより上記電源
電圧Ｖｃｃを昇圧した電圧ｖｃｃ＋ｖｔｈが用いられる
。上記一方駆動ＭＯＳＦＥＴＱ６のゲートには制御信号
ＩＮが供給され、他方の駆動ＭＯ３ＦＥＴＱ７のゲート
には制御信号ＶＣ（パルス幅変調信号）が供給される。

上記パワーＭＯ３ＦＥＴＱＩは、そのソースが出力端子
ＯＵＴに結合され、この出力端子ＯＵＴと回路の接地電
位点との間には第１図に示すようなランプＬＰ（図示せ
ず）が設けられる。

例えば、制御信号ＩＮがロウレベルのときＭＯ３ＦＥＴ
Ｑ６がオフ状態になり、上記制御電圧ＶＣのロウレベル
によりＭＯ３ＦＥＴＱ７がオフ状態のときには、パワー
ＭＯＳＦＥＴＱＩのゲートには、抵抗Ｒ４を通して昇圧
された動作電圧Ｖｃｃ＋ｖｔｈが供給される。上記昇圧
回路ＢＳＴにより形成される昇圧電圧＋ｖｔｈはＭＯ３
ＦＥＴＱＩの実質的なしいき値電圧（以上）に設定され
ているから、ＭＯＳ　Ｆ　ＥＴＱ　１がオン状態のとき
、そのソースからは電源電圧Ｖｃｃがそのまま出力され
るので、出力端子ＯＵＴから出力される信号電圧を高い
電圧とすることができる。

上記ＭＯ３ＦＥＴＱＩの動作電流をセンスする前記電流
センス回路ＩＳとして、特に制限されないが、次の回路
が設けられる。

出力ＭＯ３ＦＥＴＱＩに流れる駆動電流Ｉｄをモニター
するために、上記ＭＯ５ＦＥＴＱＩとゲートが共通化さ
れた２つのＭＯ５ＦＥＴＱ２及びＱ３が設けられる。Ｍ
Ｏ３ＦＥＴＱ３は、そのソースも上記出力ＭＯ３ＦＥＴ
ＱＩのソースと共通化されることによって、実質的に電
流ミラー形態にされる。したがって、ＭＯ３ＦＥＴＱ３
にはＭＯ３ＦＥＴＱＩとのサイズ比に従った出力電流（
駆動電流）Ｉｄに対応したセンス電流Ｉｓｌが流れる。

この電流は、電流ミラー形態にされたＰチャンネルＭＯ
３ＦＥＴＱ４．Ｑ５を通して出力される。

上記ＭＯ３ＦＥＴＱ３により形成された電流を上記のよ
うな電流ミラー形態のＭＯ３ＦＥＴＱ４とＱ５を通して
取り出す方式を採るために、出力端子ＯＵＴの電圧が電
源電圧Ｖｃｃのように高くなると、ＭＯ３ＦＥＴＱ４及
びＱ５の動作電圧がなくなり、上記センス電流１ｓｌを
流すことができなくなる。すなわち、出力端子ＯＵＴと
電源電圧Ｖｃｃとの電圧差が、ＭＯ３ＦＥＴＱ４及びＱ
５のしきい値電圧より小さくなるような高い電圧領域で
は上記ＭＯ３ＦＥＴＱ３による形成されたセンス電流１
ｓｌの取り出しが不能になる。

そこで、上記のような高い出力電圧を形成するときでも
出力ＭＯ３ＦＥＴＱＩの駆動電流Ｉｄのモニターを可能
とするためにＭＯ３ＦＥＴＱ２が設けられている。この
ＭＯ３ＦＥＴＱ２は、上記ＭＯ３ＦＥＴＱ３と同様なサ
イズから構成される。

それ故、出力ＭＯＳ　Ｆ　ＥＴＱ　１に流れる駆動電流
Ｉｄに対してＭＯ３ＦＥＴＱ３とＱ２により形成される
センス電流ｉｓｌ、Ｉｓ２は、それぞれの回路が十分な
動作電圧のもとで動作する場合、同じ電流になるように
される。このＭＯ３ＦＥＴＱ２のドレインは電源電圧Ｖ
ｃｃに結合され、そのソースはＰＮＰ　）ランジスタＴ
１のエミッタに結合される。上記トランジスタＴ１のベ
ースは、ダイオードＤ１を通して上記出力ＭＯ３ＦＥＴ
ＱＩのソースに結合される。上記ダイオードＤ１にはバ
イアス電流Ｉｏを流す定電流源が設けられる。このバイ
アス電流ＩＯは、ダイオードＤＩがオン状態を維持でき
るような微小な電流値にされる。

この構成においては、ＭＯ３ＦＥＴＱＩとＱ２のソース
電位は、ダイオードＤ１及びトランジスタＴ１のベース
、エミッタを介してほり同じ電位にされるから、等価的
に電流ミラー形態にされる。

これにより、トランジスタＴ１のコレクタからセンス電
流Ｉｓ２が形成される。このセンス電流Ｉｓ２は、前記
センス電流Ｉｓｌとは逆に、出力端子ＯＵＴの出力電圧
が低いとき、ダイオードＤ１及びトランジスタＴ１の動
作電圧が無くなるからその取り出しが不能になる。

この実施例の電流センス回路では、上記センス電流Ｉｓ
ｌとＩｓ２のうち、大きな方の電流を自動的に選んで出
力させるようにするため、次の電流選択回路が設けられ
る。上記電流１ｓｌ、Ｉ’ｓ２は、ダイオードＤ３．Ｄ
２と抵抗Ｒ２と抵抗Ｒ１からそれぞれ構成される直列回
路に流れるようにされる。それぞれのセンス電流１ｓｌ
とＩｓ２により上記直列回路で発生した電圧は、トラン
ジスタＴ３とＴ２のベースにそれぞれ供給される。

これらのトランジスタＴ２とＴ３は、そのコレクタ及び
エミッタが共通化され、共通化されたコレクタは電源電
圧Ｖｃｃに結合され、共通化されたエミッタには抵抗Ｒ
３が設けられる。

この構成では、センス電流ＩｓｌとＩｓ２との関係がＩ
ｓｌ＞Ｉｓ２なら、トランジスタＴ３がオン状態になり
、そのエミッタからｌ５ｌＸＲ２に対応したセンス電圧
Ｖｓが出力される。逆に、センス電流がＴｓｌ＜Ｉｓ２
なら、トランジスタＴ２がオン状態になり、そのエミッ
タからＩｓ２×Ｒ１に対応したセンス電圧Ｖｓが出力さ
れる。

また、センス電流１ｓｌ−１ｓ２なら、トランジスタＴ
２とＴ３が共にオン状態になり、ｌ５ｌＸＲ２（＝Ｉｓ
２ＸＲ１）の電圧Ｖｓが出力されるものとなる。なお、
抵抗Ｒ１とＲ２は、同じ抵抗値にされ、トランジスタＴ
２とＴ３及びダイオードＤ２．Ｄ３は、それぞれ同じ特
性を持つようにされる。なお、上記大きい方のセンス電
流を電流として出力させる場合には、上記トランジスタ
Ｔ２とＴ３の共通化されたコレクタから得るものとすれ
ばよい。この場合、トランジスタＴ３とダイオードＤ３
、トランジスタＴ２とダイオードＤ２とは同面積比を持
つようにするとともに、抵抗Ｒ１〜Ｒ３の抵抗値を等し
くする。

上記電圧Ｖｓは、三角波発生回路ＲＰＣにより形成され
たランプ電圧ＶＲとともに比較回路ＣＭＰに供給され、
その出力信号がパルス幅変調回路ＰＷＭを構成するフリ
ップフロップ回路ＦＦのセット端子Ｓに供給される。フ
リップフロップ回路ＦＦのリセット端子Ｒには、三角波
発生回路ＲＰＧの起動信号が供給される。フリップフロ
ップ回路ＦＦの出力Ｑは、上記制御信号ＶＣとして駆動
ＭＯ３ＦＥＴＱ７のゲートに供給される。

パワーＭＯＳ　Ｆ　ＥＴＱ　１は、特に制限されないが
、そのドレイン領域がＮ型基板とされる。それ故、ドレ
イン電極は基板の裏面側に設けられる。

パワーＭＯＳ　Ｆ　ＥＴＱ　１を構成するＰ型のチャン
ネル領域は、基板の表面にリング状に形成される。

このＰ型のチャンネル領域の表面に同様にリング状のＮ
型のソース領域が形成される。上記ソース領域とドレイ
ン領域としての基板との間に挟まれたチャンネル領域の
表面には、ゲート絶縁膜を介してゲート電極が形成され
る。上記ソース領域とチャンネル領域とは共通接続され
てソース電極とされる。これにより、ＭＯ３ＦＥＴＱＩ
により形成される駆動電流は、基板の厚み方向に流れる
ようにされる。

このようなパワーＭＯ３ＦＥＴＱＩと、上記各回路は同
じ基板上に形成される。それ故、上記Ｎ型基板にＰ型分
離領域が形成され、このＰ型分離領域を介して上記各回
路を構成する各回路素子が形成される。

上記第２図に示したパワースイッチ回路の動作を第３図
に示した波形図を参照して、次に説明する。

入力信号ＩＮをロウレベルにすると、駆動ＭＯ３ＦＥＴ
Ｑ６がオフ状態になる。上記入力信号ＩＮのロウレベル
により、三角波発生回路ＲＰＣが動作を開始してランプ
電圧ＶＲを発生させるとともに、フリップフロップ回路
ＦＦをリセットさせる。これにより、ＭＯ３ＦＥＴＱ７
もオフ状態であるから抵抗Ｒ４を通してＭＯ３ＦＥＴＱ
Ｉ　　（Ｑ２及びＱ３）のゲートには、昇圧回路ＢＳＴ
により形成された昇圧電圧Ｖｃｃ＋Ｖｔｈが供給されて
オン状態になる。

上記出力ＭＯ３ＦＥＴＱＩのオン状態により、ランプＬ
Ｐには点燈電流Ｉｄが流れる。この駆動電流Ｉ（（は、
ランプＬ３が点燈を開始した時点ではその抵抗値が小さ
いため大きな電流値になる。

この駆動電流１ｄに対応してセンス電流Ｉｓも大きくな
るため高い電圧Ｖｓｌに変換される。それ故、上記ラン
プ電圧ＶＲは、早いタイミングで上記センス電圧Ｖｓｌ
に到達するから、電圧比較回路ＣＭＰは、これを検出し
てフリップフロップ回路ＦＦをセント状態にする。した
がって、その出力信号ＶＣ（パルス幅変調信号）がハイ
レベルになり、ＭＯ３ＦＥＴＱ７をオン状態にさせる。

したがって、入力信号ＩＮがロウレベルであるにも係わ
らず、出力ＭＯ３ＦＥＴＱＩ　　（Ｑ２及びＱ３）のゲ
ート電圧は、接地電位のようなロウレベルにされてオフ
状態になる。したがって、ランプＬＰに供給される駆動
電流は、細いパルス幅の電流に制限される。

以下、上記三角波発生回路ＲＰＧがその発振動作により
ランプ電圧ＶＲを発生させるとき、上記フリップフロッ
プ回路ＦＦがリセットされるため、再び出力ＭＯ３ＦＥ
ＴＱＩ　　（Ｑ２．Ｑ３）の駆動電圧が形成されてオン
状態になり、再びランプＬＰに駆動電流Ｉｄが流れる。

このとき、ランプＬＰの抵抗値は前回の点燈による発熱
に応じて抵抗値が大きくなるため、その分駆動電流Ｉｄ
の電流値が小さくなる。したがって、その駆動電流１ｄ
に対応したセンス電圧Ｖｓ２も１つ前のセンス電圧Ｖｓ
ｌに比べて少し低くなり、ランプ電圧ＶＲがセンス電圧
Ｖｓ２に到達する時間がその分遅（なる。

これに応じて、フリップフロップ回路ＦＦがセットされ
るタイミングが遅くなるため、上記出力ＭＯ３ＦＥＴＱ
Ｉがオン状態に維持されて駆動電流Ｉｄを流す時間が長
くなる。すなわち、フリップフロップ回路ＦＦの出力Ｖ
Ｃが上記駆動電流Ｉｄに反比例的なパルス幅を持つ信号
にされる。以下、同様にして、ランプＬＰの抵抗値、言
い換えるならば、駆動電流Ｉｄの減少に対応して、上記
出力ＶＣのパルス幅が大きくされる。そして、駆動電流
１ｄが過電流とみなされない、一定の電流になると、比
較回路ＣＭＰは、上記フリップフロップ回路ＦＦをセッ
トする信号を出力しない。これにより、ＭＯ３ＦＥＴＱ
７はオフ状態を維持するから、入力信号ＩＮがロウレベ
ルの間、出力ＭＯ３ＦＥＴＱＩ　　（Ｑ２．Ｑ３）がオ
ン状態となり、ランプＬＰの駆動（点燈）電流を形成す
るものとなる。上記のような制御のために、比較回路Ｃ
ＭＰは図示しないが２つの電圧比較回路を持ち、一方の
電圧比較回路は上記ランプ電圧ＶＲとセンス電圧■Ｓと
の比較を行う。他方の電圧比較回路は、上記センス電圧
Ｖｓと所定の基準電圧と比較する。

この電圧比較回路は、上記フリップフロップ回路ＦＦの
セント動作を禁止することの他、例えば上記三角波発生
回路ＰＲＧの動作を停止させるようにする。

この実施例においては、上記のようにランプを点燈させ
る場合、保護回路が出力電流に対して反比例的なパルス
幅変調信号を形成して出力ＭＯ３ＦＥＴＱＩの動作期間
を制御するものであるため、点燈開始時に流れる駆動電
流の流れる期間が短くなり、出力ＭＯ３ＦＦ、ＴＱＩを
破壊から保護する。

そして、上記電流供給により、ランプＬＰの抵抗値が大
きくなるに従い、駆動電流が小さくなるため、それに応
じて形成されるパルス幅変調信号により駆動電流を流す
時間を長くすることによって、ランプＬＰの完全点燈に
要する時間が短くできる。

第４図には、負荷短絡状態を説明するための波形図が示
されている。

負荷短絡状態では出力ＭＯ３ＦＥＴＱＩに過大な電流が
流れる。この電流に応じて形成されるセンス電圧Ｖｓも
大きくなるため、ランプ電圧ＶＲとの比較により出力Ｍ
Ｏ３ＦＥＴＱＩがオン状態にされる期間が短くなり、直
ちに出力ＭＯ３ＦＥＴＱＩをオフ状態にさせる。以下、
短絡状態が継続する限り、上記同様な動作を繰り返すこ
とにより、出力ＭＯ５ＦＥＴＱＩの保護を行うものであ
る。この構成では、短絡状態では瞬間的にしか出力電流
を流さないため、出力ＭＯＳ　Ｆ　ＥＴを破壊から保護
することができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 Ｔｌ）パワー出力素子に流れる電流が一定の電流値以上
のとき、その電流値に反比例的なパルス幅変調信号を形
成して上記パワー出力素子を制御する。

この構成では、過電流が流れるとき、パワー出力素子を
間欠的に短い時間しか動作させないから電流制限動作時
の電流を小さくできるという効果が得られる。

（２）上記（１）により、車両用ランプを駆動する場合
でも、パワー出力素子が破壊しない一定期間だけ点燈電
流を流すものであり、それによってランプの抵抗値を大
きくできる。したがって、上記動作の繰り返しによりパ
ワー出力素子を破壊から防止しつつ、ランプの点燈を行
わせることができるという効果が得られる。

（３）上記パワー出力素子の動作を駆動電流に反比例的
なパルス幅変調信号により制御することにより、パワー
出力素子の実力に応じた駆動電流を形成できるから、ラ
ンプの点燈を速くすることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、パワー出力素子
としては、前記パワーＭＯＳ　Ｆ　ＥＴの他、バイポー
ラ型のパワートランジスタやＩＧＢＴ（絶縁ゲート型バ
イポーラトランジスタ）であってもよい。また、パワー
出力ＭＯＳ　Ｆ　ＥＴを用いた場合の駆動電流をモニタ
するセンス電圧Ｖｓは、パワー出力ＭＯ３ＦＥＴは数千
の独立したソース・セルによって小さなＭＯＳＦＥＴ　
（セル・トランジスタ）が並列に並んで構成されること
を利用し、そのうちの幾つかのセルを電流検出用として
抵抗に接続し、その電圧降下を用いるものとしてもよい
。

また、パルス幅変調信号を形成するための各回路の具体
的構成は、種々の実施形態を採ることが　１できるもの
である。また、保護回路としては、上記過電流に対応し
たものの他、過電圧や温度等のような他の保護回路を付
加するものであうでもよいことはいうまでもない。そし
て、パワー出力素子のドレイン側に、負荷を設ける場合
には前記のような昇圧回路は不要になるものである。

この発明は、前記のようなランプ駆動回路の他、パワー
スイッチ回路として広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、パワー出力素子に流れる電流が一定の電流
値以上のとき、その電流値に反比例的なパルス幅変調信
号を形成して上記パワー出力素子を制御する。この構成
では、過電流が流れるとき、パワー出力素子を間欠的に
短い時間しか動作させないから電流制限動作時の電流を
小さくできる。

【図面の簡単な説明】

第１図は、この発明に係るパワースイッチ回路を車両用
ランプ駆動回路に利用した場合の一実施例を示すブロッ
ク図、 第２図は、その具体的一実施例を示す回路図、第３図は
、そのランプ駆動動作を説明するための波形図、 第４図は、負荷短絡状態での保護動作を説明するための
波形図である。

Claims (1)

1. 【特許請求の範囲】 １、パワー出力素子に流れる電流を検出する電流検出回
   路と、この電流検出回路による検出電流値が一定値以上
   のとき、その検出電流値に対して反比例的なパルス幅変
   調信号を形成して上記パワー出力素子を駆動する駆動回
   路とを含むことを特徴とするパワースイッチ回路。 ２、上記パワー出力素子に流れる電流は、車両搭載用の
   ランプを点燈させる電流であることを特徴とする特許請
   求の範囲第１項記載のパワースイッチ回路。 ３、上記パワー出力素子は、パワーＭＯＳＦＥＴである
   ことを特徴とする特許請求の範囲第１又は第２項記載の
   パワースイッチ回路。