JPH0965571A - Ｌｄｍｏｓによるブートストラップ・キャパシタンスの充電 - Google Patents
Ｌｄｍｏｓによるブートストラップ・キャパシタンスの充電Info
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- JPH0965571A JPH0965571A JP8143765A JP14376596A JPH0965571A JP H0965571 A JPH0965571 A JP H0965571A JP 8143765 A JP8143765 A JP 8143765A JP 14376596 A JP14376596 A JP 14376596A JP H0965571 A JPH0965571 A JP H0965571A
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- Dc-Dc Converters (AREA)
- Direct Current Feeding And Distribution (AREA)
- Measurement Of Current Or Voltage (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 低消費と、集積デバイスの破壊に高い免疫性
を保証する集積ＬＤＭＯＳトランジスタを使用したブ−
トストラップ・キャパシタンスの充電回路を提供する。 【解決手段】 過渡期間中集積ＬＤＭＯＳ構造の寄生ト
ランジスタのＯＮ防止用のデバイスを有する。本デバイ
スは、ＬＤＭＯＳトランジスタ構造のソ−スと本体間に
直列に連結された複数の直接バイアス接合Ｄ１，．．，
Ｄｎと本体と接地間に連結された電流源とから成る。ま
た、スイッチＩＮＴ１がソ−スと複数の接合の第１接合
Ｄ１間に設置され、また制限抵抗Ｒが本体と電流源間に
連結される。スイッチは、ブ−トストラップ・キャパシ
タンスＣｂｏｏｔの充電フェ−ズ期間中開のまま維持さ
れ、キャパシタンスの充電電圧がプリセットしきい値到
達時に閉じる。さらに、本体電圧は、制限抵抗での電圧
降下に応答し制御段階Ｔ１，Ｒ１を伴う充電路Ｔ２を制
御してソ−ス電圧ＶＳ＋Ｖｂｅを越えるのを阻止する。
を保証する集積ＬＤＭＯＳトランジスタを使用したブ−
トストラップ・キャパシタンスの充電回路を提供する。 【解決手段】 過渡期間中集積ＬＤＭＯＳ構造の寄生ト
ランジスタのＯＮ防止用のデバイスを有する。本デバイ
スは、ＬＤＭＯＳトランジスタ構造のソ−スと本体間に
直列に連結された複数の直接バイアス接合Ｄ１，．．，
Ｄｎと本体と接地間に連結された電流源とから成る。ま
た、スイッチＩＮＴ１がソ−スと複数の接合の第１接合
Ｄ１間に設置され、また制限抵抗Ｒが本体と電流源間に
連結される。スイッチは、ブ−トストラップ・キャパシ
タンスＣｂｏｏｔの充電フェ−ズ期間中開のまま維持さ
れ、キャパシタンスの充電電圧がプリセットしきい値到
達時に閉じる。さらに、本体電圧は、制限抵抗での電圧
降下に応答し制御段階Ｔ１，Ｒ１を伴う充電路Ｔ２を制
御してソ−ス電圧ＶＳ＋Ｖｂｅを越えるのを阻止する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関し、特に
パワ−段の駆動回路を備えたものに関する。本発明はキ
ャパシタンスが集積ＬＤＭＯＳトランジスタを通して充
電されるブ−トストラップシステムに関する。
パワ−段の駆動回路を備えたものに関する。本発明はキ
ャパシタンスが集積ＬＤＭＯＳトランジスタを通して充
電されるブ−トストラップシステムに関する。
【０００２】
【従来の技術】駆動および制御回路を含む同一チップ上
に集積された分離パワ−デバイスまたはそれら自身を駆
動するための出力段から成る集積回路において、パワ−
デバイスの駆動段の正しい供給を確保できるようにブ−
トストラップ・キャパシタンスを使用することは普通に
行われている。このタイプのシステムにおいて、非常に
短い時間にブ−トストラップ・キャパシタンスの充電を
確保することは必須のことであり、またブ−トストラッ
プ・キャパシタンスを急速に充電するためにＬＤＭＯＳ
トランジスタを使用することも普通に行われている。い
わゆるハイサイドドライバ（ＨＳＤ）用駆動回路の具体
的な場合において、ハイサイドドライバを低電圧につな
げる時、即ち、ハイサイドドライバの出力が低い時、Ｌ
ＯＭＯＳはブ−トストラップ・キャパシタンスを充電す
ることができる。逆に、ハイサイドドライバを高電圧に
つなげる時、即ち、ハイサイドドライバの出力が高い
時、ＬＯＭＯＳは高インピ−ダンスを示す。これらの動
作条件には、パワ−デバイスの高電圧供給に耐えらなけ
ればならないＬＤＭＯＳの集積構造に関連したキャパシ
タンスの充電および放電工程から起こる可能な電流注入
に関係なく、ハイサイドドライバそれ自身の高−低電圧
位相のコミュテ−ション（逆もまた同様）の間でさえ
も、従わなければならない。
に集積された分離パワ−デバイスまたはそれら自身を駆
動するための出力段から成る集積回路において、パワ−
デバイスの駆動段の正しい供給を確保できるようにブ−
トストラップ・キャパシタンスを使用することは普通に
行われている。このタイプのシステムにおいて、非常に
短い時間にブ−トストラップ・キャパシタンスの充電を
確保することは必須のことであり、またブ−トストラッ
プ・キャパシタンスを急速に充電するためにＬＤＭＯＳ
トランジスタを使用することも普通に行われている。い
わゆるハイサイドドライバ（ＨＳＤ）用駆動回路の具体
的な場合において、ハイサイドドライバを低電圧につな
げる時、即ち、ハイサイドドライバの出力が低い時、Ｌ
ＯＭＯＳはブ−トストラップ・キャパシタンスを充電す
ることができる。逆に、ハイサイドドライバを高電圧に
つなげる時、即ち、ハイサイドドライバの出力が高い
時、ＬＯＭＯＳは高インピ−ダンスを示す。これらの動
作条件には、パワ−デバイスの高電圧供給に耐えらなけ
ればならないＬＤＭＯＳの集積構造に関連したキャパシ
タンスの充電および放電工程から起こる可能な電流注入
に関係なく、ハイサイドドライバそれ自身の高−低電圧
位相のコミュテ−ション（逆もまた同様）の間でさえ
も、従わなければならない。
【０００３】集積ＬＤＭＯＳ構造の固有の寄生効果を制
御するために、図１に図示された回路によって示された
集積構造を実現することはよく行われている。典型的に
は、集積ＬＤＭＯＳのゲ−ト駆動電圧ＶＧは、チャ−ジ
ポンプによってソ−ス電圧ＶＳから得られる。実例とし
ては、駆動段は、ある制御信号ＩＮによってＯＮまたは
ＯＦＦモ−ドに駆動されるハイサイドドライバに関係す
る。高電圧（Ｖｈｖ）が適用される時、ハイサイドドラ
イバ供給はブ−トストラップ・キャパシタンスＣｂｏｏ
ｔによって保証されている。さらに、このフェ−ズの
間、ブ−トストラップ・キャパシタンスＣｂｏｏｔは、
ハイサイドドライバの充電および消費に必要な電荷を失
う。ハイサイドドライバの出力が低いフェ−ズの間は、
チャ−ジング・トランジスタＬＤＭＯＳは、前のフェ−
ズでブ−トストラップ・キャパシタンスＣｂｏｏｔから
吸収された電荷を回復するようにＯＮされる。
御するために、図１に図示された回路によって示された
集積構造を実現することはよく行われている。典型的に
は、集積ＬＤＭＯＳのゲ−ト駆動電圧ＶＧは、チャ−ジ
ポンプによってソ−ス電圧ＶＳから得られる。実例とし
ては、駆動段は、ある制御信号ＩＮによってＯＮまたは
ＯＦＦモ−ドに駆動されるハイサイドドライバに関係す
る。高電圧（Ｖｈｖ）が適用される時、ハイサイドドラ
イバ供給はブ−トストラップ・キャパシタンスＣｂｏｏ
ｔによって保証されている。さらに、このフェ−ズの
間、ブ−トストラップ・キャパシタンスＣｂｏｏｔは、
ハイサイドドライバの充電および消費に必要な電荷を失
う。ハイサイドドライバの出力が低いフェ−ズの間は、
チャ−ジング・トランジスタＬＤＭＯＳは、前のフェ−
ズでブ−トストラップ・キャパシタンスＣｂｏｏｔから
吸収された電荷を回復するようにＯＮされる。
【０００４】ｎ個のダイオ−ド（又は直列に直接バイア
スされた接合）は、回路の動的動作の間に寄生ＰＮＰの
駆動を妨害する特定の機能を有する。実際のところ、も
し構造が”Ｖｂｏｏｔ＞ＶＳ−（ｎ＋１）Ｖｂｅ”を満
たすように寸法を定めるなら、寄生トランジスタＰＮＰ
はＯＮにはならない。回路をＯＮにする時、そしてハイ
サイドドライバ出力を整流する前に、初期非充電ブ−ト
ストラップ・キャパシタンスＣｂｏｏｔを充電する必要
がある。図１の回路図式に戻って参照すると、もし”Ｖ
Ｓ＞ｎＶｂｅ”の時、ＬＤＭＯＳトランジスタの本体ノ
−ドが条件ＶＢ＝ＶＳ−ｎＶｂｅを満たす電圧にあるこ
とが判る。もしソ−スノ−ドの電圧ＶＳが変化するブ−
トストラップ・キャパシタンスの電圧Ｖｂｏｏｔより早
く上がり続けるなら、ＬＤＭＯＳ集積構造の寄生ＰＮＰ
はＯＮになり、電流の全部又は一部をＣｂｏｏｔキャパ
シタンスにおけるよりもむしろ集積回路基板に向かって
駆動する。これはブ−トストラップ・キャパシタンスの
変化を達成しないリスクを伴う、又はいずれの場合にも
過度の長い期間にこれを達成し、さらに基板を介してか
なりのエネルギ−の浪費を伴う。
スされた接合）は、回路の動的動作の間に寄生ＰＮＰの
駆動を妨害する特定の機能を有する。実際のところ、も
し構造が”Ｖｂｏｏｔ＞ＶＳ−（ｎ＋１）Ｖｂｅ”を満
たすように寸法を定めるなら、寄生トランジスタＰＮＰ
はＯＮにはならない。回路をＯＮにする時、そしてハイ
サイドドライバ出力を整流する前に、初期非充電ブ−ト
ストラップ・キャパシタンスＣｂｏｏｔを充電する必要
がある。図１の回路図式に戻って参照すると、もし”Ｖ
Ｓ＞ｎＶｂｅ”の時、ＬＤＭＯＳトランジスタの本体ノ
−ドが条件ＶＢ＝ＶＳ−ｎＶｂｅを満たす電圧にあるこ
とが判る。もしソ−スノ−ドの電圧ＶＳが変化するブ−
トストラップ・キャパシタンスの電圧Ｖｂｏｏｔより早
く上がり続けるなら、ＬＤＭＯＳ集積構造の寄生ＰＮＰ
はＯＮになり、電流の全部又は一部をＣｂｏｏｔキャパ
シタンスにおけるよりもむしろ集積回路基板に向かって
駆動する。これはブ−トストラップ・キャパシタンスの
変化を達成しないリスクを伴う、又はいずれの場合にも
過度の長い期間にこれを達成し、さらに基板を介してか
なりのエネルギ−の浪費を伴う。
【０００５】
【発明が解決しようとする課題】追加のおよびより深刻
な不都合が、この従来の回路においてハイサイドドライ
バのコミュテ−ションの間に生じる。これはＬＤＭＯＳ
の集積構造に関連した寄生ＮＰＮの存在のためである。
もし図２に示されたように本体とドレインとの間の接合
キャパシタンスＣｂｄの存在を考慮するなら、ＬＤＭＯ
Ｓトランジスタのドレインノ−ドの電圧上昇前期の間に
本体−ドレイン接合のＣｂｄキャパシタンスを通して本
体への電流注入が生じる。もしそのような電流注入のた
めに本体電位ＶＢが、次の式の設計条件を考慮すること
によって値”ＶＳ＋Ｖｂｅ”を越えて上昇するなら： Ｖｂｏｏｔ＞ＶＳ−（ｎ＋１）Ｖｂｅ．．．．（１） ソ−ス−本体接合は直接にバイアスされ、よって極端に
高いパワ−消費のために集積部品の結果として起こる破
壊を伴って寄生ＮＰＮトランジスタをＯＮにする。この
故障の仕組みは、本体が高インピ−ダンスノ−ド示して
いるので、たいへん生じやすい。
な不都合が、この従来の回路においてハイサイドドライ
バのコミュテ−ションの間に生じる。これはＬＤＭＯＳ
の集積構造に関連した寄生ＮＰＮの存在のためである。
もし図２に示されたように本体とドレインとの間の接合
キャパシタンスＣｂｄの存在を考慮するなら、ＬＤＭＯ
Ｓトランジスタのドレインノ−ドの電圧上昇前期の間に
本体−ドレイン接合のＣｂｄキャパシタンスを通して本
体への電流注入が生じる。もしそのような電流注入のた
めに本体電位ＶＢが、次の式の設計条件を考慮すること
によって値”ＶＳ＋Ｖｂｅ”を越えて上昇するなら： Ｖｂｏｏｔ＞ＶＳ−（ｎ＋１）Ｖｂｅ．．．．（１） ソ−ス−本体接合は直接にバイアスされ、よって極端に
高いパワ−消費のために集積部品の結果として起こる破
壊を伴って寄生ＮＰＮトランジスタをＯＮにする。この
故障の仕組みは、本体が高インピ−ダンスノ−ド示して
いるので、たいへん生じやすい。
【０００６】
【発明の目的】本発明は、かかる従来技術の欠点および
不都合を取り除き、特に低消費と、集積デバイスの破壊
を引き起こす条件の発生に対して高い免疫性を保証する
ことができる、集積ＬＤＭＯＳトランジスタを使用した
ブ−トストラップ・キャパシタンスの充電回路を提供す
ることを目的とする。
不都合を取り除き、特に低消費と、集積デバイスの破壊
を引き起こす条件の発生に対して高い免疫性を保証する
ことができる、集積ＬＤＭＯＳトランジスタを使用した
ブ−トストラップ・キャパシタンスの充電回路を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】この目的は、寄生トラン
ジスタの差し止めと、集積ＬＤＭＯＳトランジスタを使
用するブ−トストラップ・キャパシタンスの充電回路の
全ての作動条件下における電流漏れの最小化とを保証す
ることができる方法および実行回路に関する本発明によ
って十分に達成される。本発明の１実施態様によれば、
スイッチは、ソ−スノ−ドと、ブ−トストラップ・キャ
パシタンスの変化フェ−ズの間に、ソ−スノ−ドと接地
電位に連結された電流源との間に通常存在する直接バイ
アス接合のドレインの第１接合との間の結合を中断す
る。変化するブ−トストラップ・キャパシタンスの電圧
が前もって設定されたしきい値に達する時、スイッチは
ＯＦＦにされる。さらに、寄生トランジスタをトリガ−
することによって不意に注入される電流は、いかなる場
合にも、ＬＤＭＯＳ構造の本体ノ−ドと接地電位に連結
された電流源それ自身との間に制限抵抗を使用すること
によって制限される。
ジスタの差し止めと、集積ＬＤＭＯＳトランジスタを使
用するブ−トストラップ・キャパシタンスの充電回路の
全ての作動条件下における電流漏れの最小化とを保証す
ることができる方法および実行回路に関する本発明によ
って十分に達成される。本発明の１実施態様によれば、
スイッチは、ソ−スノ−ドと、ブ−トストラップ・キャ
パシタンスの変化フェ−ズの間に、ソ−スノ−ドと接地
電位に連結された電流源との間に通常存在する直接バイ
アス接合のドレインの第１接合との間の結合を中断す
る。変化するブ−トストラップ・キャパシタンスの電圧
が前もって設定されたしきい値に達する時、スイッチは
ＯＦＦにされる。さらに、寄生トランジスタをトリガ−
することによって不意に注入される電流は、いかなる場
合にも、ＬＤＭＯＳ構造の本体ノ−ドと接地電位に連結
された電流源それ自身との間に制限抵抗を使用すること
によって制限される。
【０００８】本発明の他の実施態様によれば、寄生ＮＰ
Ｎトランジスタを導通状態にする条件を発生させる僅か
に残った確率をも、本体電圧がソ−ス電圧プラスＶｂｅ
以上に上がるのを防ぐことができる適当な回路を使用す
ることによって効果的に排除することができる。これ
は、本体と直列に結合された上述の制限抵抗と交差して
感知された電圧降下に応答して駆動段によって使用可能
にされた本体ノ−ドの放電路を確立することによって達
成される。このスイッチド放電回路は、ブ−トストラッ
プ・キャパシタンス上の実電圧の働きによって制御回路
によって第１スイッチと同調して制御される第２スイッ
チによって使用可能にされる。
Ｎトランジスタを導通状態にする条件を発生させる僅か
に残った確率をも、本体電圧がソ−ス電圧プラスＶｂｅ
以上に上がるのを防ぐことができる適当な回路を使用す
ることによって効果的に排除することができる。これ
は、本体と直列に結合された上述の制限抵抗と交差して
感知された電圧降下に応答して駆動段によって使用可能
にされた本体ノ−ドの放電路を確立することによって達
成される。このスイッチド放電回路は、ブ−トストラッ
プ・キャパシタンス上の実電圧の働きによって制御回路
によって第１スイッチと同調して制御される第２スイッ
チによって使用可能にされる。
【０００９】
【実施例】以下、本発明の実施態様を図３乃至図６に基
づいて説明する。図３を参照して、ブ−トストラップ・
キャパシタンスＣｂｏｏｔの最初の充電を想定する。充
電過渡中に寄生ＰＮＰトランジスタがＯＮにならないよ
うにするためには、ソ−ス電圧ＶＳが寄生ツェ−ナ−破
壊電圧を越えるまで、ＰＮＰのエミッタを構成する充電
ＬＤＭＯＳトランジスタの本体をできるだけ低い電位
（実際には接地電位）に維持する必要がある。しかし、
この処置は、本体効果（それ自身のしきい値の増加）の
ために充電トランジスタＬＤＭＯＳの配送電流の能力を
減らす。従って、一度充電工程が終わると、ＬＤＭＯＳ
トランジスタ本体がより高い電圧になることが最も重要
なことである。これはスイッチＩＮＴ１によって得られ
る。
づいて説明する。図３を参照して、ブ−トストラップ・
キャパシタンスＣｂｏｏｔの最初の充電を想定する。充
電過渡中に寄生ＰＮＰトランジスタがＯＮにならないよ
うにするためには、ソ−ス電圧ＶＳが寄生ツェ−ナ−破
壊電圧を越えるまで、ＰＮＰのエミッタを構成する充電
ＬＤＭＯＳトランジスタの本体をできるだけ低い電位
（実際には接地電位）に維持する必要がある。しかし、
この処置は、本体効果（それ自身のしきい値の増加）の
ために充電トランジスタＬＤＭＯＳの配送電流の能力を
減らす。従って、一度充電工程が終わると、ＬＤＭＯＳ
トランジスタ本体がより高い電圧になることが最も重要
なことである。これはスイッチＩＮＴ１によって得られ
る。
【００１０】スイッチＩＮＴ１はブ−トストラップ・キ
ャパシタンス（Ｃｂｏｏｔ）の充電中は開けたままに維
持される。電圧Ｖｂｏｏｔが次の式を満たすようなレベ
ルに達する時： Ｖｂｏｏｔ＞ＶＳ−（ｎ＋１）Ｖｂｅ．．．．（１） スイッチＩＮＴ１は閉じられ、そして本体ノ−ドの電圧
は、いずれの寄生トランジスタのトリガ−作動も定める
こと無く、次の条件に従う点にまで上がる： ＶＢ＝ＶＳ−ｎＶｂｅ．．．．．．．．．．．（２） 本体と直列に結合された抵抗Ｒは、不測の原因（ノイ
ズ）乃至はそれによってスイッチＩＮＴ１がより早くＯ
ＦＦになったために上記条件（１）が満たされないよう
な場合には電流リミッタとして機能する。いずれの場合
にも、寄生ＰＮＰトランジスタのトリガ−ＯＮによって
生じる基板を介した電流の消費は、制限抵抗Ｒの値の働
きによって制限される。
ャパシタンス（Ｃｂｏｏｔ）の充電中は開けたままに維
持される。電圧Ｖｂｏｏｔが次の式を満たすようなレベ
ルに達する時： Ｖｂｏｏｔ＞ＶＳ−（ｎ＋１）Ｖｂｅ．．．．（１） スイッチＩＮＴ１は閉じられ、そして本体ノ−ドの電圧
は、いずれの寄生トランジスタのトリガ−作動も定める
こと無く、次の条件に従う点にまで上がる： ＶＢ＝ＶＳ−ｎＶｂｅ．．．．．．．．．．．（２） 本体と直列に結合された抵抗Ｒは、不測の原因（ノイ
ズ）乃至はそれによってスイッチＩＮＴ１がより早くＯ
ＦＦになったために上記条件（１）が満たされないよう
な場合には電流リミッタとして機能する。いずれの場合
にも、寄生ＰＮＰトランジスタのトリガ−ＯＮによって
生じる基板を介した電流の消費は、制限抵抗Ｒの値の働
きによって制限される。
【００１１】本発明の他の好ましい実施態様によれば、
図４に示されているように、ある動作条件下で寄生ＮＰ
Ｎトランジスタのトリガ−ＯＮを定めるＬＤＭＯＳ構造
のドレインと本体との間に存在する寄生キャパシタンス
を通ってコミュテ−ション・フェ−ズの間に電流注入か
ら起因する欠点は、本体電圧ＶＢがソ−ス電圧ＶＳプラ
スＶｂｅを越えるのを防ぐ回路を加えることによって効
果的に克服することができる。これは、電流制限抵抗Ｒ
の両端部で生じる電圧降下に応答して、例えば、ＰＮＰ
トランジスタＴ１と抵抗Ｒ１とから成る駆動段によって
制御されるトランジスタＴ２を通して本体ノ−ドの放電
路を確立することによって得られる。ブ−トストラップ
・キャパシタンスＣｂｏｏｔが十分に充電された時、ス
イッチＩＮＴ１に同調して駆動される追加の第２スイッ
チＩＮＴ２は、駆動段Ｔ１−Ｒ１を動作可能にする。
図４に示されているように、ある動作条件下で寄生ＮＰ
Ｎトランジスタのトリガ−ＯＮを定めるＬＤＭＯＳ構造
のドレインと本体との間に存在する寄生キャパシタンス
を通ってコミュテ−ション・フェ−ズの間に電流注入か
ら起因する欠点は、本体電圧ＶＢがソ−ス電圧ＶＳプラ
スＶｂｅを越えるのを防ぐ回路を加えることによって効
果的に克服することができる。これは、電流制限抵抗Ｒ
の両端部で生じる電圧降下に応答して、例えば、ＰＮＰ
トランジスタＴ１と抵抗Ｒ１とから成る駆動段によって
制御されるトランジスタＴ２を通して本体ノ−ドの放電
路を確立することによって得られる。ブ−トストラップ
・キャパシタンスＣｂｏｏｔが十分に充電された時、ス
イッチＩＮＴ１に同調して駆動される追加の第２スイッ
チＩＮＴ２は、駆動段Ｔ１−Ｒ１を動作可能にする。
【００１２】第２スイッチＩＮＴ２が閉じているとする
と、もし本体電位ＶＢ（最初はＶｓ−ｎＶｂｅに等しい
値を有する）がちょうど１Ｖｂｅ上がると、言葉を変え
れば、もしＶＳ−（ｎ−１）Ｖｂｅによって与えられる
値に達すると、出力の”低”から”高”への過渡の間
に、ＰＮＰトランジスタは本体電位の放電路を提供する
ＮＰＮトランジスタをＯＮにする。このように、ソ−ス
−本体接合は直接ばいあすされることはなく、従って、
寄生ＰＮＰトランジスタはＯＮにならない。勿論、放電
回路は十分なコミュテ−ション速度を持つように設計さ
れるべきであり、充電ＬＤＭＯＳの集積構造の電気特性
をも心に留めておく。駆動段Ｔ１−Ｒ１を作動させる第
２スイッチの機能は、電流消費を制限することにある。
と、もし本体電位ＶＢ（最初はＶｓ−ｎＶｂｅに等しい
値を有する）がちょうど１Ｖｂｅ上がると、言葉を変え
れば、もしＶＳ−（ｎ−１）Ｖｂｅによって与えられる
値に達すると、出力の”低”から”高”への過渡の間
に、ＰＮＰトランジスタは本体電位の放電路を提供する
ＮＰＮトランジスタをＯＮにする。このように、ソ−ス
−本体接合は直接ばいあすされることはなく、従って、
寄生ＰＮＰトランジスタはＯＮにならない。勿論、放電
回路は十分なコミュテ−ション速度を持つように設計さ
れるべきであり、充電ＬＤＭＯＳの集積構造の電気特性
をも心に留めておく。駆動段Ｔ１−Ｒ１を作動させる第
２スイッチの機能は、電流消費を制限することにある。
【００１３】確かに、ブ−トストラップ・キャパシタン
スＣｂｏｏｔの第１充電フェ−ズの間、ＬＤＯＭＳトラ
ンジスタの本体は、電流源ＧＥＮを使用することによっ
て接地電位に維持されている。もしソ−ス電圧ＶＳが本
体−ソ−ス接合の破壊電圧（ＶＺ）を越えるなら、本体
は、制限抵抗Ｒに直列に結合された電流源ＧＥＮの高イ
ンピ−ダンスのためにＶＳ−ＶＺによって与えられる電
圧を達成する。回路条件ＶＳ−ＶＺ＞Ｖｂｅが満たされ
る時、トランジスタＴ１とＴ２によって形成された放電
回路は、基板に向かって漏れる多くの電流を吸収する。
第１スイッチＩＮＴ１と同一フェ−ズで駆動される第２
スイッチＩＮＴ２を挿入することによって、すなわち、
第１スイッチＩＮＴ１を開けた状態で第２スイッチＩＮ
Ｔ２を開けたまま維持することによって、ブ−トストラ
ップ・キャパシタンスの充電プロセスの間トランジスタ
Ｔ１とＴ２はＯＦＦのままであり、よって電流のいかな
る損失も避けることができる。
スＣｂｏｏｔの第１充電フェ−ズの間、ＬＤＯＭＳトラ
ンジスタの本体は、電流源ＧＥＮを使用することによっ
て接地電位に維持されている。もしソ−ス電圧ＶＳが本
体−ソ−ス接合の破壊電圧（ＶＺ）を越えるなら、本体
は、制限抵抗Ｒに直列に結合された電流源ＧＥＮの高イ
ンピ−ダンスのためにＶＳ−ＶＺによって与えられる電
圧を達成する。回路条件ＶＳ−ＶＺ＞Ｖｂｅが満たされ
る時、トランジスタＴ１とＴ２によって形成された放電
回路は、基板に向かって漏れる多くの電流を吸収する。
第１スイッチＩＮＴ１と同一フェ−ズで駆動される第２
スイッチＩＮＴ２を挿入することによって、すなわち、
第１スイッチＩＮＴ１を開けた状態で第２スイッチＩＮ
Ｔ２を開けたまま維持することによって、ブ−トストラ
ップ・キャパシタンスの充電プロセスの間トランジスタ
Ｔ１とＴ２はＯＦＦのままであり、よって電流のいかな
る損失も避けることができる。
【００１４】スイッチＩＮＴ１の制御又はスイッチＩＮ
Ｔ１とＩＮＴ２一緒の制御は、充電ブ−トストラップ・
キャパシタンス上の電圧（Ｖｂｏｏｔ）の即時の値に応
答する簡単な駆動回路によって容易に達成され得る。本
発明が実現された回路の例が図５に示されている。図５
はスイッチＩＮＴ１とＩＮＴ２のタイミングおよび制御
回路をも含む。コンパレ−タＣＯＭＰは電圧Ｖｂｏｏｔ
−Ｖｏｕｔを感知する。しかし、システムが整流をし始
める前に、Ｖｏｕｔは接地電位又は非常に零に近い値で
必ず連結され、従って、Ｖｂｏｏｔ＞Ｖｒｅｆ（ＶＳ−
（ｎ＋１）Ｖｂｅ＜Ｖｒｅｆ＜Ｖｓと共に）の時、抵抗
Ｒｌｓ上で”０”から”１”に行く論理信号が出力され
る。もしＶｌｓ＝１の実例において、ＶＳは、システム
が整流を始めることができる（すなわち、”電圧ロック
アウト以下”信号が”１”に等しい時）ようであるな
ら、スイッチＩＮＴ１とＩＮＴ２を実行する２つのＰＮ
ＰトランジスタはスイッチＯＮするように命令され（す
なわち、それらの制御ゲ−トは零電位にバイアスされ
る）、集積ＬＤＭＯＳ構造の寄生要素の正確な制御（不
動作）を保証する。
Ｔ１とＩＮＴ２一緒の制御は、充電ブ−トストラップ・
キャパシタンス上の電圧（Ｖｂｏｏｔ）の即時の値に応
答する簡単な駆動回路によって容易に達成され得る。本
発明が実現された回路の例が図５に示されている。図５
はスイッチＩＮＴ１とＩＮＴ２のタイミングおよび制御
回路をも含む。コンパレ−タＣＯＭＰは電圧Ｖｂｏｏｔ
−Ｖｏｕｔを感知する。しかし、システムが整流をし始
める前に、Ｖｏｕｔは接地電位又は非常に零に近い値で
必ず連結され、従って、Ｖｂｏｏｔ＞Ｖｒｅｆ（ＶＳ−
（ｎ＋１）Ｖｂｅ＜Ｖｒｅｆ＜Ｖｓと共に）の時、抵抗
Ｒｌｓ上で”０”から”１”に行く論理信号が出力され
る。もしＶｌｓ＝１の実例において、ＶＳは、システム
が整流を始めることができる（すなわち、”電圧ロック
アウト以下”信号が”１”に等しい時）ようであるな
ら、スイッチＩＮＴ１とＩＮＴ２を実行する２つのＰＮ
ＰトランジスタはスイッチＯＮするように命令され（す
なわち、それらの制御ゲ−トは零電位にバイアスされ
る）、集積ＬＤＭＯＳ構造の寄生要素の正確な制御（不
動作）を保証する。
【００１５】図６は制御および駆動回路の供給電圧より
高い電圧で供給された個々のパワ−デバイスを使用する
プッシュプルパワ−段を駆動するための典型的なデバイ
スのブロック図を示す。図６において、太い黒枠は、デ
バイスに含まれる集積回路を特徴づけている。図６に示
されたデバイス構造において、全スタンバイフェ−ズの
間、すなわち、ＬＶＧ＝１およびＨＶＧ＝０の時、ブ−
トストラップ・キャパシタンスＣｂｏｏｔは、接地電位
と言われている低側パワ−デバイスを通して、また集積
トランジスタＬＤＭＯＳを通して変化する。スイッチン
グの間、ＨＶＧとＬＶＧが同時に”低い”又は”高い”
ことを積極的に排除する。ブ−トストラップＬＤＭＯＳ
は、ブ−トストラップ・キャパシタンス中の電荷、すな
わち、ＨＶＧ＝１およびＬＶＧ＝０のフェ−ズ中にブ−
トストラップ・キャパシタンスによって失われた電荷の
回復を保証するようにＬＶＢピンと同調してスイッチＯ
Ｎされる。明らかに、駆動負荷（ＬＯＡＤ）は、電気モ
−タ−の巻き線、アクチュエ−タのソレノイド、ネオン
ランプ、等にすることができる。
高い電圧で供給された個々のパワ−デバイスを使用する
プッシュプルパワ−段を駆動するための典型的なデバイ
スのブロック図を示す。図６において、太い黒枠は、デ
バイスに含まれる集積回路を特徴づけている。図６に示
されたデバイス構造において、全スタンバイフェ−ズの
間、すなわち、ＬＶＧ＝１およびＨＶＧ＝０の時、ブ−
トストラップ・キャパシタンスＣｂｏｏｔは、接地電位
と言われている低側パワ−デバイスを通して、また集積
トランジスタＬＤＭＯＳを通して変化する。スイッチン
グの間、ＨＶＧとＬＶＧが同時に”低い”又は”高い”
ことを積極的に排除する。ブ−トストラップＬＤＭＯＳ
は、ブ−トストラップ・キャパシタンス中の電荷、すな
わち、ＨＶＧ＝１およびＬＶＧ＝０のフェ−ズ中にブ−
トストラップ・キャパシタンスによって失われた電荷の
回復を保証するようにＬＶＢピンと同調してスイッチＯ
Ｎされる。明らかに、駆動負荷（ＬＯＡＤ）は、電気モ
−タ−の巻き線、アクチュエ−タのソレノイド、ネオン
ランプ、等にすることができる。
【図１】従来のブ−トストラップ・キャパシタンスの充
電回路の部分図。
電回路の部分図。
【図２】従来の他のブ−トストラップ・キャパシタンス
の充電回路の部分図。
の充電回路の部分図。
【図３】本発明の一実施態様によるブ−トストラップ・
キャパシタンスの充電回路の基本図。
キャパシタンスの充電回路の基本図。
【図４】本発明の他の実施態様によるブ−トストラップ
・キャパシタンスの充電回路の基本図。
・キャパシタンスの充電回路の基本図。
【図５】本発明の実施態様によるブ−トストラップ・キ
ャパシタンスの充電回路の回路図。
ャパシタンスの充電回路の回路図。
【図６】図５による駆動回路を含んだデバイスのブロッ
ク図。
ク図。
Ｃｂｏｏｔ・・・ブ−トストラップ・キャパシタンス
Ｄ１，Ｄ２，．．，Ｄｎ・・・バイアス接合 ＧＥＮ・
・・電流源 Ｒ・・・制限抵抗 ＩＮＴ１・・・第１ス
イッチ
Ｄ１，Ｄ２，．．，Ｄｎ・・・バイアス接合 ＧＥＮ・
・・電流源 Ｒ・・・制限抵抗 ＩＮＴ１・・・第１ス
イッチ
フロントページの続き (72)発明者 ファブリツィオ・マルティニョーニ イタリア国 モラッソォーネ 21040 ヴ ィア・マッツィーニ ５ (72)発明者 マリオ・タラントラ イタリア国 ミラノ 20146 ヴィア・カ テリナ・ダ・フォルリ 52
Claims (8)
- 【請求項１】 過渡の間集積ＬＤＭＯＳ構造の寄生ＰＮ
ＰトランジスタをＯＮにするのを防ぐための回路デバイ
スを含み、該回路デバイスは，集積ＬＤＭＯＳトランジ
スタ構造のソ−スノ−ドと本体ノ−ドとの間に連結され
たｎ個の直接バイアス接合（Ｄ１，Ｄ２，．．，Ｄｎ）
と、少なくとも前記本体ノ−ドと接地ノ−ドとの間に連
結され接地電位に結合された電流源（ＧＥＮ）とから成
る集積ＬＤＭＯＳトランジスタを使用するブ−トストラ
ップ・キャパシタンス（Ｃｂｏｏｔ）のための充電回路
であって、 前記ソ−スノ−ドと前記複数の直接バイアス接合の第１
接合（Ｄ１）との間に設置された少なくとも１つの第１
スイッチ（ＩＮＴ１）と前記本体ノ−ドと前記電流源と
の間に結合された制限抵抗（Ｒ）とを備え、 前記第１スイッチ（ＩＮＴ１）は、ブ−トストラップ・
キャパシタンス（Ｃｂｏｏｔ）の充電フェ−ズの間じゅ
う開いたままに維持され、またブ−トストラップ・キャ
パシタンスの充電電圧がプリセットしきい値に達した時
に閉じられることを特徴とするブ−トストラップ・キャ
パシタンスのための充電回路。 - 【請求項２】 前記請求項１記載の充電回路において、
前記プリセットしきい値がＶＳ−（ｎ＋１）Ｖｂｅ（Ｖ
Ｓは前記集積ＬＤＭＯＳトランジスタのソ−ス電圧であ
る）以上であることを特徴とする充電回路。 - 【請求項３】 前記請求項１記載の充電回路において、
さらに、前記制限抵抗（Ｒ）上で検出された電圧降下に
応答して、制御段（Ｔ１，Ｒ１）によって動作可能にさ
れた前記本体の放電路（Ｔ２）を確立することによって
本体電圧（ＶＢ）がソ−ス電圧（ＶＳ）プラスＶｂｅを
越えることを防ぐことができる回路を備えたことを特徴
とする充電回路。 - 【請求項４】 前記請求項３記載の充電回路において、
前記制御段（Ｔ１，Ｒ１）が前記第１スイッチ（ＩＮＴ
１）と同調して駆動される第２スイッチ（ＩＮＴ２）を
備えたことを特徴とする充電回路。 - 【請求項５】 前記請求項１記載の充電回路において、
前記第１スイッチ（ＩＮＴ１）が前記ブ−トストラップ
・キャパシタンス（Ｃｂｏｏｔ）の充電電圧（Ｖｂｏｏ
ｔ）に応答する制御回路によって駆動されることを特徴
とする充電回路。 - 【請求項６】 前記請求項５記載の充電回路において、
前記制御回路が、コンパレ−タ（ＣＯＭＰ）と、前記コ
ンパレ−タの出力によって駆動されるレベルシフタ回路
（ＬＥＶＥＬ ＳＨＩＦＴＥＲ）と、前記レベルシフタ
回路の出力ノ−ドと接地ノ−ドとの間に結合された抵抗
（Ｒｌｓ）とを備え、前記レベルシフタが電流を前記抵
抗（Ｒｌｓ）を通して押し込むことが可能であり、さら
に、前記抵抗（Ｒｌｓ）に連結された第１入力と、イネ
−ブル論理信号によって制御される第２入力と、前記第
１スイッチ（ＩＮＴ１）の制御端子に結合された出力と
を有する論理ＮＡＮＤゲ−トとを備えたことを特徴とす
る充電回路。 - 【請求項７】 前記請求項４および５のいずれかに記載
の充電回路において、前記論理ＮＡＮＤゲ−トの出力が
前記第１および第２スイッチ（ＩＮＴ１、ＩＮＴ２）の
制御端子に結合されていることを特徴とする充電回路。 - 【請求項８】 集積駆動回路の供給電圧より高い電圧で
供給された１対の別個のフィ−ルド・エフェクト・パワ
−・トランジスタから成るプッシュプルパワ−段を駆動
する集積デバイスであって、前記高電圧に結びついた前
記別個のパワ−・トランジスタの駆動段の供給に備える
外的結合ブ−トストラップ・キャパシタンスの充電回路
を備え、前記外的ブ−トストラップ・キャパシタンスが
前記請求項１乃至７のいずれかに記載の回路によって充
電されることを特徴とするプッシュプルパワ−段を駆動
する集積デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830207.7 | 1995-05-17 | ||
| EP95830207A EP0743752B1 (en) | 1995-05-17 | 1995-05-17 | Charging of a bootstrap capacitance through an LDMOS transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0965571A true JPH0965571A (ja) | 1997-03-07 |
Family
ID=8221925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8143765A Pending JPH0965571A (ja) | 1995-05-17 | 1996-05-14 | Ｌｄｍｏｓによるブートストラップ・キャパシタンスの充電 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5883547A (ja) |
| EP (1) | EP0743752B1 (ja) |
| JP (1) | JPH0965571A (ja) |
| CN (1) | CN1097855C (ja) |
| DE (1) | DE69533309D1 (ja) |
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| US6825700B2 (en) | 2002-05-24 | 2004-11-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2006005182A (ja) * | 2004-06-18 | 2006-01-05 | Mitsubishi Electric Corp | 半導体装置 |
| US7675120B2 (en) | 2005-11-11 | 2010-03-09 | Sanken Electric Co., Ltd. | Integrated circuit having a multipurpose resistor for suppression of a parasitic transistor or other purposes |
| US7741695B2 (en) | 2004-02-18 | 2010-06-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2022038997A (ja) * | 2020-08-27 | 2022-03-10 | 三菱電機株式会社 | 駆動回路およびインバータ装置 |
| EP4044255A1 (en) | 2021-02-16 | 2022-08-17 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
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| EP0887931A1 (en) * | 1997-06-24 | 1998-12-30 | STMicroelectronics S.r.l. | Protection circuit for controlling the gate voltage of a high voltage LDMOS transistor |
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- 1995-05-17 EP EP95830207A patent/EP0743752B1/en not_active Expired - Lifetime
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1996
- 1996-05-13 US US08/644,449 patent/US5883547A/en not_active Expired - Lifetime
- 1996-05-14 JP JP8143765A patent/JPH0965571A/ja active Pending
- 1996-05-15 CN CN96107442.6A patent/CN1097855C/zh not_active Expired - Fee Related
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