JPH01256221A - ゲートアレイ集積回路 - Google Patents
ゲートアレイ集積回路Info
- Publication number
- JPH01256221A JPH01256221A JP63084619A JP8461988A JPH01256221A JP H01256221 A JPH01256221 A JP H01256221A JP 63084619 A JP63084619 A JP 63084619A JP 8461988 A JP8461988 A JP 8461988A JP H01256221 A JPH01256221 A JP H01256221A
- Authority
- JP
- Japan
- Prior art keywords
- gate array
- integrated circuit
- input terminal
- array integrated
- transistor
- Prior art date
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- Pending
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮血欠１
本発明はゲートアレイ集積回路に関し、特に複数のトラ
ンジスタ素子のベース（ゲート）を入力端子とするゲー
トアレイ集積回路に関する。
ンジスタ素子のベース（ゲート）を入力端子とするゲー
トアレイ集積回路に関する。
え氷及韮
一般にゲートアレイ集積回路には、基本ゲートをチップ
全面にしきつめる方式と、複数個のトランジスタ、抵抗
素子で構成されるセルを全面にしきつめ、複数のセルで
構成される基本的なファンクションブロックを使って設
計する方式とがある。
全面にしきつめる方式と、複数個のトランジスタ、抵抗
素子で構成されるセルを全面にしきつめ、複数のセルで
構成される基本的なファンクションブロックを使って設
計する方式とがある。
そのようなゲートアレイ集積回路を用いて構成した論理
回路においては、未使用の入力端子を論理値「１」又は
「０」に固定させる必要があった。
回路においては、未使用の入力端子を論理値「１」又は
「０」に固定させる必要があった。
そのため、従来のゲートアレイ集積回路においては、固
定的に論理口８ ’ Ｉ Ｊ又は「０」を出力する回路
をセルで構成し、その出力を各未使用入力端子に分配し
ていた。その従来の例を第２図を用いて説明する。図に
おいて、ファンクションブロック１０はゲートアレイの
セルを用いて構成した周知のアンド／ナンド回路（負論
理）であり、３つの入力４１子１１．１２及び１３と、
アンド出力端子−２１と、ナンド出力端子２２とを含ん
で構成されており、端子ＶＲには基準電圧、端子ＶＥ［
には負電圧が夫々付与される。
定的に論理口８ ’ Ｉ Ｊ又は「０」を出力する回路
をセルで構成し、その出力を各未使用入力端子に分配し
ていた。その従来の例を第２図を用いて説明する。図に
おいて、ファンクションブロック１０はゲートアレイの
セルを用いて構成した周知のアンド／ナンド回路（負論
理）であり、３つの入力４１子１１．１２及び１３と、
アンド出力端子−２１と、ナンド出力端子２２とを含ん
で構成されており、端子ＶＲには基準電圧、端子ＶＥ［
には負電圧が夫々付与される。
いま、ファンクションブロック１０において入力端子１
１が未使用端子とする。したがって、この入力端子１１
を論理値「１」に固定しなければならない６そこで、フ
ァンクションブロンク２０を設け、その出力に！ ？−
１４の出力を入力Ｍ４！ −ｉ’ １１に入力すること
により、論理値ｒ１．に固定しているのである。
１が未使用端子とする。したがって、この入力端子１１
を論理値「１」に固定しなければならない６そこで、フ
ァンクションブロンク２０を設け、その出力に！ ？−
１４の出力を入力Ｍ４！ −ｉ’ １１に入力すること
により、論理値ｒ１．に固定しているのである。
しかしながら、この場合には、配線領域の使用面積が増
え、チップサイズか大きくなってしまうという欠点があ
った。また、固定的に論理値「１」又は「０」を出力さ
せるためのファンクションブロックにおいて常に電流が
流れるという欠点もあった。
え、チップサイズか大きくなってしまうという欠点があ
った。また、固定的に論理値「１」又は「０」を出力さ
せるためのファンクションブロックにおいて常に電流が
流れるという欠点もあった。
灸曹眩と目的
本発明の目的は、配線領域及びセルを使用することなく
、未使用入力端子の論理値を固定することができるゲー
トアレイ集積回路を提供することである。
、未使用入力端子の論理値を固定することができるゲー
トアレイ集積回路を提供することである。
発明の構成
本発明のゲートアレイ集積回路は、複数のトランジスタ
素子を有し、これらトランジスタ素子のベース（ゲート
）を入力端子とするゲートアレイ集積回路であって、前
記入力端子のうち未使用の入力端子を前記トランジスタ
素子のエミッタ（ソース）に接続したことを特徴とする
。
素子を有し、これらトランジスタ素子のベース（ゲート
）を入力端子とするゲートアレイ集積回路であって、前
記入力端子のうち未使用の入力端子を前記トランジスタ
素子のエミッタ（ソース）に接続したことを特徴とする
。
実施例
以下、図面を用いて本・発明の詳細な説明する。
第１図は本発明によるゲートアレイ集積回路の実施例の
回路図であり、第２図と同等部分は同一符号により示さ
れている９図においては未使用入力端子１１の論理値を
「１」に固定するため、トランジスタ２のベースとエミ
ッタとが配線１により接続されている。これにより、入
力端子１１は常に論理値「１」となる。
回路図であり、第２図と同等部分は同一符号により示さ
れている９図においては未使用入力端子１１の論理値を
「１」に固定するため、トランジスタ２のベースとエミ
ッタとが配線１により接続されている。これにより、入
力端子１１は常に論理値「１」となる。
つまり、本実施例においてはトランジスタのベースとエ
ミッタとを接続するという最短「ｔｊ離の配線だけで未
使用入力端子の論理値を固定することができるため、配
線領域を使用したり、他のセルを用いて回路を構成する
必要がないのである。したがって、チップサイズを小さ
くすることができるのである。
ミッタとを接続するという最短「ｔｊ離の配線だけで未
使用入力端子の論理値を固定することができるため、配
線領域を使用したり、他のセルを用いて回路を構成する
必要がないのである。したがって、チップサイズを小さ
くすることができるのである。
なお、以上はバイポーラ型のゲートアレイ集積回路の場
合であるが、モス（ＭＯＳ＞型のゲート７ルイ集積回路
の場合にも同様に未使用入力端子の論理値を固定するこ
とが可能である。その実施例を第３図及び第４図を用い
て説明する。
合であるが、モス（ＭＯＳ＞型のゲート７ルイ集積回路
の場合にも同様に未使用入力端子の論理値を固定するこ
とが可能である。その実施例を第３図及び第４図を用い
て説明する。
第３図においてファンクションブロック１０はＭＯＳ型
のゲートアレイを用いて周知のナンド回路を構成した場
合の回路である。この場合にはＰチャンネル型のトラン
ジスタ３のゲートとソースとの間に配線１を設けること
により、入力端子１１を常に論理値「１」に固定するこ
とができるのである。
のゲートアレイを用いて周知のナンド回路を構成した場
合の回路である。この場合にはＰチャンネル型のトラン
ジスタ３のゲートとソースとの間に配線１を設けること
により、入力端子１１を常に論理値「１」に固定するこ
とができるのである。
第４図においてファンクションブロック１０はＭＯＳ型
のゲートアレイを用いて周知のノア回路を構成した場合
の回路である。この場合にはＮチャンネル型のトランジ
スタ４のゲートとソースとの間に配線１を設けることに
より、入力端子１５を常に論理Ｉｉ！「０」に固定する
ことができるのである。
のゲートアレイを用いて周知のノア回路を構成した場合
の回路である。この場合にはＮチャンネル型のトランジ
スタ４のゲートとソースとの間に配線１を設けることに
より、入力端子１５を常に論理Ｉｉ！「０」に固定する
ことができるのである。
以上のように本発明は、ゲートアレイ４Ｊｃ積回路内の
トランジスタ素子において、バイポーラ型の場合にはベ
ースとエミッタとを接続し、ユニポーラ型の電昇効果ト
ランジスタの場合にはソースとゲートとを接続して該ト
ランジスタ素子をオフ状態にせしめれば良いのである。
トランジスタ素子において、バイポーラ型の場合にはベ
ースとエミッタとを接続し、ユニポーラ型の電昇効果ト
ランジスタの場合にはソースとゲートとを接続して該ト
ランジスタ素子をオフ状態にせしめれば良いのである。
九肌立夏課
以−Ｌ説明したように本発明によれば、配線領域を使用
することなく未使用入力端子の論理値を固定することが
できるため、チップ金体のサイズを小さくすることがで
きるという効果がある。
することなく未使用入力端子の論理値を固定することが
できるため、チップ金体のサイズを小さくすることがで
きるという効果がある。
また、本発明によれば、未使用入力端子の論理値を固定
するためのファンクシシンブロックをセルで構成する必
要がないため、消費電流が少なくて済むという効果もあ
る。
するためのファンクシシンブロックをセルで構成する必
要がないため、消費電流が少なくて済むという効果もあ
る。
第１図は本発明の実施例によるゲートアレイ集積回路の
回路図、第２図は従来のゲートアレイ集積回路の回路図
、第３図及び第４図は本発明の実施例によるＭＯＳ型の
ゲートアレイ集積回路の回路図である。 主要部分の符号の説明 １・・・・・・配線 ２・・・・・・トランジスタ ３・・・・・・ＭＯＳ型ｌ−ランジスタ＜ １）チャン
ネル型） ・１・・・・・・ＭＯ３型トランジスタ（Ｎチャンネル
型）
回路図、第２図は従来のゲートアレイ集積回路の回路図
、第３図及び第４図は本発明の実施例によるＭＯＳ型の
ゲートアレイ集積回路の回路図である。 主要部分の符号の説明 １・・・・・・配線 ２・・・・・・トランジスタ ３・・・・・・ＭＯＳ型ｌ−ランジスタ＜ １）チャン
ネル型） ・１・・・・・・ＭＯ３型トランジスタ（Ｎチャンネル
型）
Claims (1)
- （１）複数のトランジスタ素子を有し、これらトランジ
スタ素子のベース（ゲート）を入力端子とするゲートア
レイ集積回路であって、前記入力端子のうち未使用の入
力端子を前記トランジスタ素子のエミッタ（ソース）に
接続したことを特徴とするゲートアレイ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084619A JPH01256221A (ja) | 1988-04-06 | 1988-04-06 | ゲートアレイ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084619A JPH01256221A (ja) | 1988-04-06 | 1988-04-06 | ゲートアレイ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256221A true JPH01256221A (ja) | 1989-10-12 |
Family
ID=13835705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084619A Pending JPH01256221A (ja) | 1988-04-06 | 1988-04-06 | ゲートアレイ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01256221A (ja) |
-
1988
- 1988-04-06 JP JP63084619A patent/JPH01256221A/ja active Pending
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