JPH0410159B2 - - Google Patents
Info
- Publication number
- JPH0410159B2 JPH0410159B2 JP13322382A JP13322382A JPH0410159B2 JP H0410159 B2 JPH0410159 B2 JP H0410159B2 JP 13322382 A JP13322382 A JP 13322382A JP 13322382 A JP13322382 A JP 13322382A JP H0410159 B2 JPH0410159 B2 JP H0410159B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- sense amplifier
- gate
- amplifier circuit
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、Ｃ−MOSで構成されたセンス・ア
ンプ回路に関するものある。
ンプ回路に関するものある。
従来、この種のセンス・アンプ回路は、高速動
作が要求される場合、第１図に示すように、Ｐ一
型トランジスタQP1，QP2をそれぞれ定電流負荷
とするＮ一型トランジスタ、QN1，QN2で、イン
バータを形成し、QN1のソース、ゲートは、それ
ぞれGND、センス・アンプ回路の入力端子に接
続さたQN2のソース、ゲートは、それぞれQN1の
ゲート、ドレインに接続されており、QN2のドレ
インを出力端子としている。
作が要求される場合、第１図に示すように、Ｐ一
型トランジスタQP1，QP2をそれぞれ定電流負荷
とするＮ一型トランジスタ、QN1，QN2で、イン
バータを形成し、QN1のソース、ゲートは、それ
ぞれGND、センス・アンプ回路の入力端子に接
続さたQN2のソース、ゲートは、それぞれQN1の
ゲート、ドレインに接続されており、QN2のドレ
インを出力端子としている。
メモリ・セルQN4がON状態にある場合、前記
メモリ・セルQN4のドレインつまり、デイシツ
ト・ラインが“Ｌ”レベルとなり前記入力端子に
接続されたセレクタQN3を介して、前記入力端子
は“Ｌ”レベルになる為、QN1はOFFし、QN2の
ゲート電圧が、“Ｈ”レベルとなり、前記出力端
子は“Ｌ”レベルとなる。一方、メモリ・セル
QN4がOFF状態の場合、前記入力端子は、QN2に
より、GND電位よりＮ一型トランジスタのピン
チ・オフ電圧VT分だけ高い電位VPまで引上げら
れる為、QN1はONし、QN2のゲート電圧が“Ｌ”
レベルとなり、前記出力端子は“Ｈ”レベルとな
るが、この場合、前記デイジツト・ラインと
GND間には、メモリ・セルのドレイン端子につ
く拡散容量及び配線容量があり、メモリ・セルの
数及び占有面積に比例して数PFの容量C1が接続
されることになり、前記入力端子をVPまで引上
げる場合、前記セレクタ、QN3を介して、前記容
量C1を、チヤージ・アツプする必要があり、こ
のチヤージ・アツプに要する時間tpがセンス・ア
ンプの動作スピードを決定している。
メモリ・セルQN4のドレインつまり、デイシツ
ト・ラインが“Ｌ”レベルとなり前記入力端子に
接続されたセレクタQN3を介して、前記入力端子
は“Ｌ”レベルになる為、QN1はOFFし、QN2の
ゲート電圧が、“Ｈ”レベルとなり、前記出力端
子は“Ｌ”レベルとなる。一方、メモリ・セル
QN4がOFF状態の場合、前記入力端子は、QN2に
より、GND電位よりＮ一型トランジスタのピン
チ・オフ電圧VT分だけ高い電位VPまで引上げら
れる為、QN1はONし、QN2のゲート電圧が“Ｌ”
レベルとなり、前記出力端子は“Ｈ”レベルとな
るが、この場合、前記デイジツト・ラインと
GND間には、メモリ・セルのドレイン端子につ
く拡散容量及び配線容量があり、メモリ・セルの
数及び占有面積に比例して数PFの容量C1が接続
されることになり、前記入力端子をVPまで引上
げる場合、前記セレクタ、QN3を介して、前記容
量C1を、チヤージ・アツプする必要があり、こ
のチヤージ・アツプに要する時間tpがセンス・ア
ンプの動作スピードを決定している。
したがつて、センス・アンプの動作スピードを
速める為には、前記、チヤージ・アツプ時間tpを
短くする必要があるが、前記tpはQN2、及びQP2
の電流供給能力により決まり、QN2のゲート入力
電圧の変化は微小であり、QN2，QP2の相互コン
ダクタンスgmを上げても、前記チヤージ・アツ
プ時間tpを大巾に改善することは困難であり、
QN2のgmを、上げる事はQN2のトランジスタ・サ
イズを大きくする事になりQN2のゲート容量が増
えQN1のドレインにつく容量を、増加させる事と
なり、かえつて、動作スピードの低下を招くこと
になる。
速める為には、前記、チヤージ・アツプ時間tpを
短くする必要があるが、前記tpはQN2、及びQP2
の電流供給能力により決まり、QN2のゲート入力
電圧の変化は微小であり、QN2，QP2の相互コン
ダクタンスgmを上げても、前記チヤージ・アツ
プ時間tpを大巾に改善することは困難であり、
QN2のgmを、上げる事はQN2のトランジスタ・サ
イズを大きくする事になりQN2のゲート容量が増
えQN1のドレインにつく容量を、増加させる事と
なり、かえつて、動作スピードの低下を招くこと
になる。
本発明の目的は前記チヤージ・アツプ時間tpを
短くし、動作スピードの速いセンス・アンプ回路
を提供することにある。
短くし、動作スピードの速いセンス・アンプ回路
を提供することにある。
本発明によるセンス・アンプ回路は、Ｐ一型ト
ランジスタQN3を電源、入力端子間に挿入し、前
記Ｐ一型トランジスタのゲートを、センス・アン
プ回路の出力端子に接続することにより、前記デ
イジツト・ラインの容量をチヤージ・アツプする
時間tpが短く、動作スピードの速いことを特徴と
する。
ランジスタQN3を電源、入力端子間に挿入し、前
記Ｐ一型トランジスタのゲートを、センス・アン
プ回路の出力端子に接続することにより、前記デ
イジツト・ラインの容量をチヤージ・アツプする
時間tpが短く、動作スピードの速いことを特徴と
する。
以下、本発明を実施例により説明する。
本実施例は、第２図に示す様に、Ｐ一型トラン
ジスタQP3のドレイン、ゲート、ソースは、それ
ぞれ電源、Ｎ一型トランジスタQN2のドレインつ
まりセンス・アンプの出力端子Ｃ、Ｎ一型トラン
ジスタQN1のゲートつまり、センスアンプの入力
端子Ａに接続されている。
ジスタQP3のドレイン、ゲート、ソースは、それ
ぞれ電源、Ｎ一型トランジスタQN2のドレインつ
まりセンス・アンプの出力端子Ｃ、Ｎ一型トラン
ジスタQN1のゲートつまり、センスアンプの入力
端子Ａに接続されている。
セレクタQN3がON状態になりデイジツト・ラ
インの容量Ｃ１をチヤージ・アツプする場合、第
４図に示す様に、前記、入力端子Ａの電位は、
VPまで引上げられた状態から、セレクタQN3が
ONすると、容量Ｃ１が、チヤージ・アツプされ
ていない為、GND電位に向つて引下げられ、QN1
が、OFFし、QN2のゲート電圧が高くなり、QN2
がONして、前記、出力端子Ｃの電位が下ると同
時にQN2に電流I1が流れる。又、前記出力端子Ｃ
の電位が下がる為、QP3がONし、電流I2が流れだ
す。
インの容量Ｃ１をチヤージ・アツプする場合、第
４図に示す様に、前記、入力端子Ａの電位は、
VPまで引上げられた状態から、セレクタQN3が
ONすると、容量Ｃ１が、チヤージ・アツプされ
ていない為、GND電位に向つて引下げられ、QN1
が、OFFし、QN2のゲート電圧が高くなり、QN2
がONして、前記、出力端子Ｃの電位が下ると同
時にQN2に電流I1が流れる。又、前記出力端子Ｃ
の電位が下がる為、QP3がONし、電流I2が流れだ
す。
デイジツト・ラインの容量を、チヤージ・アツ
プする電流IPは、IP＝I1＋I2であり、前記電流I1，
I2により、前記容量Ｃ１はチヤージ・アツプされ
ることになる。QN2のゲート電圧の電位変動に対
して、出力端子Ｃの電位変動は、十分大きく、
QP3は、QN2に比べて、十分深くバイアスされる
為、I1とI2の関係は、I2＞I1となり従来の回路で
あると、前記電流IPは、IP＝I1であることを考慮
するとチヤージ・アツプ電流IPは大巾に増加して
おり、前記チヤージ・アツプ時間tpは大巾に短縮
されることになる。又、容量C1のチヤージ・ア
ツプが終了した場合メモリ・セルQN4がOFF状態
であればQN2のゲート電位は下がりQN1が、OFF
し、出力端子Ｃは、電源電圧まで上がり“Ｈ”レ
ベルとなりQP3は完全にOFFとなる。このとき、
メモリ・セルQN4がON状態であれば、センス・
アンプの出力レベルが“Ｌ”レベルとなること
は、いうまでもない。
プする電流IPは、IP＝I1＋I2であり、前記電流I1，
I2により、前記容量Ｃ１はチヤージ・アツプされ
ることになる。QN2のゲート電圧の電位変動に対
して、出力端子Ｃの電位変動は、十分大きく、
QP3は、QN2に比べて、十分深くバイアスされる
為、I1とI2の関係は、I2＞I1となり従来の回路で
あると、前記電流IPは、IP＝I1であることを考慮
するとチヤージ・アツプ電流IPは大巾に増加して
おり、前記チヤージ・アツプ時間tpは大巾に短縮
されることになる。又、容量C1のチヤージ・ア
ツプが終了した場合メモリ・セルQN4がOFF状態
であればQN2のゲート電位は下がりQN1が、OFF
し、出力端子Ｃは、電源電圧まで上がり“Ｈ”レ
ベルとなりQP3は完全にOFFとなる。このとき、
メモリ・セルQN4がON状態であれば、センス・
アンプの出力レベルが“Ｌ”レベルとなること
は、いうまでもない。
以上説明した様に本発明によれば、Ｐ一型トラ
ンジスタQP3を電源、入力端子間に挿入し、前記
Ｐ一型トランジスタのゲートをセンス・アンプ回
路の出力端子に接続することにより、デイジツ
ト・ラインの容量を、チヤージ・アツプする時間
tpが短く、動作スピードの速いセンス・アンプ回
路を提供することが出来る。
ンジスタQP3を電源、入力端子間に挿入し、前記
Ｐ一型トランジスタのゲートをセンス・アンプ回
路の出力端子に接続することにより、デイジツ
ト・ラインの容量を、チヤージ・アツプする時間
tpが短く、動作スピードの速いセンス・アンプ回
路を提供することが出来る。
第１図は、従来のセンス・アンプ回路の一例を
示す回路図、第２図は、本発明のセンス・アンプ
回路の実施例を示す回路図であり、QN1，QN2，
QN4……Ｎ一型トランジスタ、QP1，QP2，QP3…
…Ｐ一型トランジスタ、C1……デイジツト・ラ
インの容量を示しており、第３図は、従来のセン
ス・アンプ回路の端子電圧及び電流波形の一例を
示す回路図、第４図は、本発明のセンス・アンプ
回路の端子電圧及び電流波形の一例を示す図であ
る。
示す回路図、第２図は、本発明のセンス・アンプ
回路の実施例を示す回路図であり、QN1，QN2，
QN4……Ｎ一型トランジスタ、QP1，QP2，QP3…
…Ｐ一型トランジスタ、C1……デイジツト・ラ
インの容量を示しており、第３図は、従来のセン
ス・アンプ回路の端子電圧及び電流波形の一例を
示す回路図、第４図は、本発明のセンス・アンプ
回路の端子電圧及び電流波形の一例を示す図であ
る。
Claims (1)
- １ 一導電型の第１のトランジスタを定電流負荷
とし、逆導電型の第２のトランジスタのゲートを
入力端子とし、それらの中間接続点を出力節点と
するインバータと、一導電型の第３のトランジス
タを定電流負荷とし、前記出力節点がゲートに、
前記入力端子がソースにそれぞれ接続された逆導
電型の第４のトランジスタと、前記第４のトラン
ジスタのドレインに接続されたセンス出力端子を
有するセンス・アンプ回路において、ドレイン、
ゲートおよびソースをそれぞれ前記入力端子、前
記センス出力端子および電源に接続した該一導電
型の第５のトランジスタを設けたことを特徴とす
るセンス・アンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133223A JPS5924493A (ja) | 1982-07-30 | 1982-07-30 | センス・アンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133223A JPS5924493A (ja) | 1982-07-30 | 1982-07-30 | センス・アンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5924493A JPS5924493A (ja) | 1984-02-08 |
| JPH0410159B2 true JPH0410159B2 (ja) | 1992-02-24 |
Family
ID=15099608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133223A Granted JPS5924493A (ja) | 1982-07-30 | 1982-07-30 | センス・アンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924493A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740435B2 (ja) * | 1984-08-31 | 1995-05-01 | 株式会社日立製作所 | メモリ読出回路 |
| JPS62285297A (ja) * | 1986-06-02 | 1987-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63142596A (ja) * | 1986-12-04 | 1988-06-14 | Mitsubishi Electric Corp | センスアンプ |
| JP2549686B2 (ja) * | 1988-02-08 | 1996-10-30 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5204838A (en) * | 1988-10-28 | 1993-04-20 | Fuji Xerox Co., Ltd. | High speed readout circuit |
-
1982
- 1982-07-30 JP JP57133223A patent/JPS5924493A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5924493A (ja) | 1984-02-08 |
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