JPH01256243A - 時分割多重バスへのタイムスロット多重化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速の時分割多重バスの制御回路が制御してタ
イムスロット割付を実行する時分割多重バス多重化方式
に関する。

〔従来の技術〕

従来の時分割多重バスのタイムスロット多重化方式は、
時分割多重バス上にフレームごとにフレームヘッドパル
スを先頭タイムスロット位置にしてタイムスロット（以
後ＴＳ）ごとにＴＳ番号を付与し、一つのデータに対し
ては固定したＴＳ数及び特定のＴＳ位置を先頭ＴＳ番号
に割当てて連続してタイムスロットを付与し、交換制御
を単純化している。

〔発明が解決しようとする課題〕

上述のように従来の時分割多重バス多重化方式は、伝送
データに対して多重バス上のタイムスロット位置が固定
であり、かつ連続しており、かつＴＳの個数が一定であ
るので、多重バス上のタイムスロットに空きが多いにも
かかわらず、それが連続していないため、複数のタイム
スロットを用いて伝送する伝送データの接続用タイムス
ロットとして用いることができずバスの使用効率が悪く
、かつ低帯域から広帯域まで幅広い多元トラヒックを扱
えないという欠点があった。すなわち、従来の時分割多
重バスへの多重化方式は、第６図に示すように回線から
の１６タイムスロツト分の伝送データを合計１６タイム
スロツトの空き・タイムスロットが存在する多重バスへ
多重化しようとしても多重バス上の空きタイムスロット
が不特定位置又は離散的に存在した場合、空きタイムス
ロットへ伝送データを多重化できないというような問題
点がある。

本発明の目的は上記問題点を解決した時分割多重バスへ
のタイムスロット多重化方式を提供することにある。

〔課題を解決するための手段〕

上記ｌ」的を達成するため、本発明においては、所定の
複数のタイムスロットを有する時分割多重バスと、回線
ごとに該多重バスへ少なくとも１つのタイムスロットを
多重化する多重化回路と、少なくとも１つのタイムスロ
ットを多重分離する多重分離回路とを有し、データ回線
間で該多重化回路、該時分割多重バス、該多重分離回路
を経由してデータを送受信するデータ伝送システムにお
いて、制御装置と、前記多重化回路ごとに前記所定のタ
イムスロット数のアドレスを有するタイムスロット多重
化制御メモリと、前記多重化回路ごとに前記所定のタイ
ムスロット数のアドレスを有するタイムスロット多重分
離制御メモリとを設け、該制御装置は回線を前記時分割
多重バスに接続するごとに回線速度に応じて少なくとも
１つの任意の多重化タイムスロット番号を指定する情報
を前記タイムスロット多重化制御メモリに書き込み。

少なくとも１つの任意の多重分離タイムスロット番号を
指定する情報を前記タイムスロット多重分離制御メモリ
に書き込み１回線を前記時分割多重バスから切り離すご
とに前記面制御メモリの内容を消去するものである。

〔作用〕

上述の手段を有する時分割多重バス多重化方式は１回線
のデータを多重バスの任意のタイムスロットに割当てて
伝送し１回線の種別及び所要帯域（伝送レート）の多様
化に対応するとともに１例えば端末回線ごとの伝送量の
総和が多重化バスのタイムスロット数を超えても１回線
の同時伝送の機会が少ない場合には損失の機会も少なく
なる。

また、離散的に存在している空夕′イムスロットを有効
に使用できる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図において、ハードウェアの接続状況は、従来技術
の一例と全く同一である。従来技術との相違点は制御回
路が回線を収容する多重化回路及び多重分離回路に対し
て１時分別条重バス上のタイムスロット（以後ＴＳ）の
個数と使用ＴＳ番号を任意に指定することにある。

第１図を参照すると本実施例は送信バス１１及び受信バ
ス１２で構成される時分割多重バス１０、端末回線４１
に接続し制御を受ける多重化回路２１及び多重分離回路
３１、中継回線４２に接続し制御を受ける多重化回路２
２及び多重分離回路３２、並びに多重化回路２１．２２
及び多重分離回路３１．３２へ使用ＴＳ番号を制御バス
５１を介して送信する制御回路５０を有する。

時分割多重バス１０は１バイト８ビツト（ｂｉｔ）にパ
リティピットを加えた９ビット並列の高速伝送路で、例
えば６４Ｍｂｐｓの符号速度を有するときタイムスロッ
トは１フレーム・１２５μｓのフレームヘッドパルス位
置を番号０として番号０から１０２３までが付与される
。

多重化回路２１．２２は詳細の一例を第２図に示して説
明する。

第２図において、多重化回路は回線からシリアルデータ
を受信して８ビツトのパラレルデータに変換し、多重バ
ス１０へ多重化伝送する。多重化回路は、ｓ−ｐ変換器
２０１、送出ゲート２０４．セレクタ２０８　、２０９
、データメモリ２０５　、２０６、メモリ書込カウンタ
２０７、ＴＳ番号カウンタ２１０．多重化制御メモリ２
１１、セレクタ２１２、メモリ読出カウンタ２１３、マ
イクロプロセッサインターフェイス２１４及び書込・読
出パルス発生器２１６、フリップフロップ回路２１７、
インバータ２１８を有する。多重化制御メモリ２１１は
多重バスＩＯのタイムスロット数のアドレスを有したＴ
Ｓ数×１ビットのメモリである。

Ｓ−Ｐ変換器２０１は端末回路からのシリアルデータを
パラレルデータに変換しデータメモリ２０５．２０６へ
接続する。送出ゲート２０４は多重化制御メモリ２１１
のタイムスロットごとの読み出し結果を受けて開閉し、
多重バス１０上の指定されたＴＳに入力を接続する。デ
ータメモリ２０５．２０６は回線から受信するデータを
交互に記憶する。メモリ書込カウンタ２０７は受信デー
タを書込み記憶するデータメモリ２０５．２０６に書込
み番地を与える。セレクタ２０８．２０９は１フレーム
ごとに出力論理が反転するフリップフロップ回路２１７
とインバータ２１８の制御にしたがってデータメモリ２
０５　、２０６の書込・読出しを１フレームごとに交互
しこ、従って一方が書込むときは他方は読出しを選択す
る。ＴＳ番号カウンタ２１０はフレームヘッドパルスの
ＴＳ番号を番号０にしてＴＳの番号を多重化制御メモリ
２１１の読出アドレスとして出力する。マイクロプロセ
ッサインターフェイス２１４はセレクタ２１２を制御し
制御回路（第１図参照）から受信した送信ＴＳ番号に当
るアドレスにデータ′１′を、また、それ以外のＴＳ番
号に当るアドレスにデータ１０“を書く。マイクロプロ
セッサインターフェイス２１４が多重化制御メモリ２１
１ヘデータを書き込まないとき、セレクタ２１２は多重
化制御メモリ２１１へＴＳ番号カウンタ２１０の番号を
読出しアドレスとして入力する。したがって、多重化制
御メモリ２１１は邦番号カウンタ２１０から送信すべき
ＴＳ番号をアドレスとして与えられたときその読み出し
データ′″ｌ′を出力しメモリ読出カウンタ２１３を駆
動する。メモリ読出カウンタ２１３は多重化制御メモリ
２１１の駆動を受け、セレクタ２０８　、２０９の一方
を介して読出アドレスをデータメモリ２０５．２０６へ
与える。

多重化制御メモリ２１１は同時に前記読出信号を送出ゲ
ート２０４に対しても与え、データメモリから読出した
データを多重バス１０に出力させる。書込・読出パルス
発生器２１６は多重化制御メモリ２１１から前記読出し
信号を入力するとともに、フリップフロップ回路２１７
から１フレームごとに反転する信号を入力し、データの
書込みを行なうべきデータメモリに対しては書込パルス
を与えて読出パルスは与えず、一方データの読出しを行
なうべきデータメモリに対しては読出パルスを与えて書
込パルスは与えないように動作する。

第３図はフレームヘッドパルスと回線及び多重バス上の
ＴＳ（タイムスロット）との位置関係の一例を示すタイ
ムチャートである。フレームヘッドパルスは連続する隣
接パルスとの間隔が−フレーム長の１２５　ｌｌｓで１
回線からのシリアルデータが例えば１．０２４Ｍｂｐｓ
の伝送速度のとき、毎フレーム１６×８ビットのデータ
が多重化され、８ビット並列伝送の多重バスではＴＳ数
が１６になる。多重バスは例えハロ４Ｍｂｐｓという高
速伝送路で、一つのフレームに１．０２４　ＴＳが割当
てられる場合、一つのフレーム内で任意のＴＳ番号で合
計１６個のＴＳが一つの回線に割当てられる。

第２図に第３図を併せ参照して第２図の動作について説
明する。一つのフレームで回線から受信したシリアルデ
ータはＳ−Ｐ変換器２０１でパラレルデータに変換され
、一方のデータメモリ２０５に書込まれる。データメモ
リ２０５への書込番地はメモリ書込カウンタ２０７によ
って与えられる０例えばカウンタ２０７はＴＳ数が１６
ＴＳなので番号θ〜１５を繰り返して計数する。端末か
らのデータは連続して到来するので、どちらかのデータ
メモリに一定速度でデータが絶えず書き込まれている。

一つのフレームで書込みが実行されている間、一つ前の
フレームのデータをデータメモリ２０６から順次読出す
。

一つのフレームで一方のデータメモリ２０５が書込みの
とき他方のデータメモリ２０６はデータが読出され、次
のフレームでは一方のデータメモリ２０５は読出される
と共に他方のデータメモリ２０６が書込まれる。すなわ
ち、フレームごとにデータメモリ２０５．２０６は交互
に動作を反転させて用いる。このようにしてデータメモ
リは、定められたタイムスロットにデータを送り出す作
用と、データ速度の変換、すなわち回線速度から多重バ
ス速度への変換作用を合せて行なっている。

第４図は第１図の多重分離回路の詳細な一例を示すブロ
ック図である。制御回路（第１図参照）から受信ＴＳ番
号の情報を受信して多重バス１０からデータを書込み、
回線に読出す動作について第４図及び第５図を参照して
説明する。第５図は第４図におけるフレームヘッドパル
ス、多重バスのパラレルデータ及び回線のシリアルデー
タの時間関係の一例を示すタイムチャートである。

第４図において多重分離回路はＴＳ番号カウンタ３０１
、多重分離制御メモリ３０２、セレクタ３０３、メモリ
書込カウンタ３０４．セレクタ３０５，３０６、データ
メモリ３０７．３０８、マイクロプロセッサインターフ
ェイス３０９、書込・読出パルス発生器３１１．メモリ
読出カウンタ３１２、Ｐ−３変換器３１３、フリップフ
ロップ回路３１４、及びインバータ３１５を有する。多
重分離制御メモリ３０２は、多重バス１０のタイムスロ
ット数のアドレスを有したＴＳ数×１ビットのメモリで
ある。多重分離回路は第２図の多重化回路と比較すれば
、メモリ書込カウンタ３０４はメモリ読出カウンタ２１
３、メモリ続出カウンタ３１２がメモリ書込カウンタ２
０７にそれぞれ変更されている。従って、第２図の説明
の書込と読出とを取替えたものでよい。また、Ｐ−８変
換器３１３は多重バス１０から受信した８ビット並列符
号を回線へ送出するところも第２図のデータの流れと丁
度逆である。

第５図に第４図を併せ参照してデータ受信動作について
説明する。第５図は第４図におけるフレームヘッドパル
ス、多重バスのパラレルデータ及び回線のシリアルデー
タの時間関係の一例を示すタイムチャートである。第５
図において、フレームヘッドパルスは、フレーム長の１
２５μｓごとに発生し、多重バス１０は８ビツトの並列
伝送による、例えば６４Ｍｂｐｓの高速伝送路であり、
１フレームで１．０２Ａ　ＴＳを有する１回線のシリア
ルデータが例えば１．０２４Ｍｂｐｓの場合、１フレー
ムで１２８（１６Ｘ　８　）ビットとなり、多重バス１
０でのＴＳ数は１６ＴＳである。

従って、多重分離回路は一つのフレームで多重バスの任
意のＴＳ番号で合計１６個のＴＳを取込んで書込み、次
のフレームで回線へ１．０２４Ｍｂｐｓの１６×８ビツ
トを送信する。

まず、ある一つのフレームで多重バスｌＯから受信した
１６個のＴＳのデータがデータメモリ３０７に書込まれ
る。書込のＴＳ番号のそれぞれは、制御回路（第１図参
照）から受信したデータに基づき書込動作は第２図の多
重化回路の読出動作と同様であり、読出動作は多重化回
路の書込動作と同様である。

上記実施例では第２図及び第４図で回路の詳細例を図示
して説明したが、機能ブロックは原理的なもので、動作
手順は例えばマイクロコンピュータがプログラム及びデ
ータを駆使して処理するものでも差し支えなく、ブロッ
ク構成は上記説明により本発明が限定されるものでもな
く、さらには回線も第１図のものに限定されるものでは
ない。

〔発明の効果〕

以上説明したように本発明によれば、制御回路が多重化
回路及び多重分離回路に多重バスの使用割当てＴＳにつ
いて、使用するＴＳ番号を指定し、送信又は受信するよ
うに構成することにより、多重バス上の空きＴＳを任意
に割当て使用できるので、伝送効率の改善効果が得られ
ると共に、一つのＴＳの６４Ｋｂｐｓの倍数の高速多元
交換が実現でき、かつ端末回線数に比較して経済的な交
換手段を提供することができる。

また、第６図に示すように多重バス上の空きタイムスロ
ットが離散的に存在していても任意のタイムスロットを
指定することができるので、広帯域呼（６４にｂｐｓＸ
　ｎ　、　ｎ　＝ｌ、２．−）に対しても閉塞なく接続
することができる効果を有するものである。

【図面の簡単な説明】

第１図は本発明の時分割多重バス割付方式の一実施例を
示すブロック図、第２図は第１図の送信部分の詳細の一
例を示す機能ブロック図、第３図は第２図の主要部ＴＳ
の一例を示すタイムチャート・第４図は第１図の受信部
分の詳細の一例を示す機能ブロック図、第５図は第４図
の主要部ＴＳの一例を示すタイムチャート、第６図は多
重バスの空きタイムスロットの状態と伝送データの多重
化の一例を示すタイムチャートである。 １０・・・多重バス　　　　　　２１．２２・・・多重
化回路３１．３２・・・多重分離回路　　　４１．４２
・・・回線５０・・・制御回路　　　　　　２０１，３
１３・・・ｓ−ｐ変換器２０４・・・送出ゲート　　　
　　２０５，２０６，３０７，３０８・・・データメモ
リ２０７．３０４・・・メモリ書込カウンタ２０８．２
０９，２１２，３０３，３０５，３０６・・・セレクタ
２１０．３０１・・・ＴＳ番号カウンタ　２１１・・・
多重化制御メモリ２１３．３１２・・・メモリ読出カウ
ンタ２１４．３０９・・・マイクロプロセッサインター
フェイス２１６．３１１・・・書込・読出パルス発生器
２１７．３１４・・・フリップフロップ回路２１８．３
１５・・・インバータ　　　３０２・・・多重分離制御
メモリ第１図 ↓ １０〜多重ノマス 第２属 第５図 ヒーづフレーム−１ 第６図

Claims (1)

【特許請求の範囲】
1. （１）所定の複数のタイムスロットを有する時分割多重
   バスと、回線ごとに該多重バスへ少なくとも１つのタイ
   ムスロットを多重化する多重化回路と、少なくとも１つ
   のタイムスロットを多重分離する多重分離回路とを有し
   、データ回線間で該多重化回路、該時分割多重バス、該
   多重分離回路を経由してデータを送受信するデータ伝送
   システムにおいて、制御装置と、前記多重化回路ごとに
   前記所定のタイムスロット数のアドレスを有するタイム
   スロット多重化制御メモリと、前記多重化回路ごとに前
   記所定のタイムスロット数のアドレスを有するタイムス
   ロット多重分離制御メモリとを設け、該制御装置は回線
   を前記時分割多重バスに接続するごとに回線速度に応じ
   て少なくとも１つの任意の多重化タイムスロット番号を
   指定する情報を前記タイムスロット多重化制御メモリに
   書き込み、少なくとも１つの任意の多重分離タイムスロ
   ット番号を指定する情報を前記タイムスロット多重分離
   制御メモリに書き込み、回線を前記時分割多重バスから
   切り離すごとに前記両制御メモリの内容を消去すること
   を特徴とする時分割多重バスへのタイムスロット多重化
   方式。