JPH03106149A - Ｔｄｍ―ｐｋｔ変換回路 - Google Patents
Ｔｄｍ―ｐｋｔ変換回路Info
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- JPH03106149A JPH03106149A JP1241845A JP24184589A JPH03106149A JP H03106149 A JPH03106149 A JP H03106149A JP 1241845 A JP1241845 A JP 1241845A JP 24184589 A JP24184589 A JP 24184589A JP H03106149 A JPH03106149 A JP H03106149A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
時分割多重データをパケットに変換するためのＴＤＭ−
ＰＫＴ変換回路に関し、 必要なバッファ容量を削減するとともに、変換遅延を小
さくすることを目的とし、 ＴＤＭバスの信号をＰＫＴデータに変換するＴＤＭ−Ｐ
ＫＴ変換回路において、回線番号ごとの記憶領域を有す
る２面のバッファと、ＴＤＭバス上の各回線位置に対応
した回線番号情報と回線速度情報とを保持するＴＤＭ制
御部と、回線速度に応じた切り替え速度でバッファの書
き込み側の面切り替えを行うとともに、回線番号情報に
応じてＴＤＭバス上のデータを切り替えられたバッファ
の対応する領域に書き込む書き込み制御部と、ＰＫＴ受
信側のフレームアドレスと回線番号との対応情報を保持
するＰＫＴ制御部と、回線速度に応じてバッファの読み
出し側の面切り替えを行うとともに、回線番号に応じて
バッファの対応する領域のデータを所要量読み出す読み
出し制御部とを備え、読み出された各回線のデータによ
ってパケットを形成することによって構或する。
ＰＫＴ変換回路に関し、 必要なバッファ容量を削減するとともに、変換遅延を小
さくすることを目的とし、 ＴＤＭバスの信号をＰＫＴデータに変換するＴＤＭ−Ｐ
ＫＴ変換回路において、回線番号ごとの記憶領域を有す
る２面のバッファと、ＴＤＭバス上の各回線位置に対応
した回線番号情報と回線速度情報とを保持するＴＤＭ制
御部と、回線速度に応じた切り替え速度でバッファの書
き込み側の面切り替えを行うとともに、回線番号情報に
応じてＴＤＭバス上のデータを切り替えられたバッファ
の対応する領域に書き込む書き込み制御部と、ＰＫＴ受
信側のフレームアドレスと回線番号との対応情報を保持
するＰＫＴ制御部と、回線速度に応じてバッファの読み
出し側の面切り替えを行うとともに、回線番号に応じて
バッファの対応する領域のデータを所要量読み出す読み
出し制御部とを備え、読み出された各回線のデータによ
ってパケットを形成することによって構或する。
本発明は、高速かつ大容量のＬＡＮ等のような、固定長
のパケットで通信を行っている装置にベースバンド接続
された、中低速の回線インタフェース端末を接続する装
置に係り、特に時分割多重（ＴＤＭ）データをパケット
（ＰＫＴ）データに変換する際に、各速度のデータを効
率よくパケットに変換できるようにしたＴＤＭ−ＰＫＴ
変換回路に関するものである。
のパケットで通信を行っている装置にベースバンド接続
された、中低速の回線インタフェース端末を接続する装
置に係り、特に時分割多重（ＴＤＭ）データをパケット
（ＰＫＴ）データに変換する際に、各速度のデータを効
率よくパケットに変換できるようにしたＴＤＭ−ＰＫＴ
変換回路に関するものである。
近年において、高速かつ大容量のＬＡＮ等、基幹系にパ
ケット通信を採用した装置が増加している。しかしなが
ら、同期連続通信を行う中低速回線データを効率よく多
重化して収容するためには、ＴＤＭ方式を利用すること
も多い。
ケット通信を採用した装置が増加している。しかしなが
ら、同期連続通信を行う中低速回線データを効率よく多
重化して収容するためには、ＴＤＭ方式を利用すること
も多い。
このため、複数の回線が種々の速度で時分割多重されて
いるＴＤＭバスを、回線ごとに効率よくパケット化でき
るようにすることが要望される。
いるＴＤＭバスを、回線ごとに効率よくパケット化でき
るようにすることが要望される。
従来、異なる速度の回線が混在する際のＴＤＭデータの
パケット化は、ＴＤＭバスの低速データ（例えば６４ｋ
ｂｐｓ）に合わせて、ある周期でダブルバソファを切り
替えることによって、行われていた。
パケット化は、ＴＤＭバスの低速データ（例えば６４ｋ
ｂｐｓ）に合わせて、ある周期でダブルバソファを切り
替えることによって、行われていた。
第６図は従来のＴＤＭ−ＰＫＴ変換回路を示したもので
ある。
ある。
第６図において、端末ＤＴＥＩ〜ＤＴＥｎから？データ
を時分割多重したＴＤＭバスｌｌ上のデータは、制御信
号に応じてある周期で切り替えられるスイッチ１２．
１３を経て、ダブルバッファを構戒するバッファメモリ
１４１．１４！に交互に書き込みと読み出しとを行われ
ることによって、出力にＰＫＴデータを発生する． この場合、ＴＤＭバス１１上に低速データと中速データ
とが混在していた場合には、低速データの同期に合わせ
てバッファメモリ１４１．１４■の切り替えを行うこと
になるが、バッファメモリ容量は中速データに対応した
ものとしなければならない。
を時分割多重したＴＤＭバスｌｌ上のデータは、制御信
号に応じてある周期で切り替えられるスイッチ１２．
１３を経て、ダブルバッファを構戒するバッファメモリ
１４１．１４！に交互に書き込みと読み出しとを行われ
ることによって、出力にＰＫＴデータを発生する． この場合、ＴＤＭバス１１上に低速データと中速データ
とが混在していた場合には、低速データの同期に合わせ
てバッファメモリ１４１．１４■の切り替えを行うこと
になるが、バッファメモリ容量は中速データに対応した
ものとしなければならない。
このようなバッファは、その装置に収容されている回線
数だけ必要である。
数だけ必要である。
従って全体としては、（収容回線数×中速データのデー
タ量）のバッファ容量が必要となって、バッファ容量が
大きくなるだけでなく、中速データに対しては、パケッ
ト変換の遅延時間が大きくなる。
タ量）のバッファ容量が必要となって、バッファ容量が
大きくなるだけでなく、中速データに対しては、パケッ
ト変換の遅延時間が大きくなる。
〔発明が解決しようとする課題）
このように従来のＴＤＭ−ＰＫＴ変換回路において、Ｔ
ＤＭバス上に低速データと中速データとが混在している
ときは、低速データの同期に合わせてダブルバッファの
切り替えを行うため、中速データのデータ量に応じてバ
ッファ容量が増大するとともに、中速データの変換遅延
が大きくなるという問題があった。
ＤＭバス上に低速データと中速データとが混在している
ときは、低速データの同期に合わせてダブルバッファの
切り替えを行うため、中速データのデータ量に応じてバ
ッファ容量が増大するとともに、中速データの変換遅延
が大きくなるという問題があった。
本発明はこのような従来技術の課題を解決しようとする
ものであって、低速データと中速データとが混在してい
るＴＤＭバス上のデータをパケット化する際に．多重さ
れた各速度のデータに対して、チャネルごとにその速度
に合わせた切り替え速度でダブルバッファの面切り替え
を行うことによって、必要なバッファ容量を削減すると
ともに、変換遅延を小さくすることを目的としている。
ものであって、低速データと中速データとが混在してい
るＴＤＭバス上のデータをパケット化する際に．多重さ
れた各速度のデータに対して、チャネルごとにその速度
に合わせた切り替え速度でダブルバッファの面切り替え
を行うことによって、必要なバッファ容量を削減すると
ともに、変換遅延を小さくすることを目的としている。
〔謀題を解決するための手段］
本発明は第１図にその原理的構成を示すように、種々の
回線速度を有する複数の回線を収容するＴＤＭバスの信
号をＰＫＴデータに変換するＴＤＭ−ＰＫＴｉ換回路に
おいて、２面のバッファ３１．３．と、ＴＤＭ！Ｉ１御
部４と、書き込み制御部ｌと、？ＫＴ制御部５と、読み
出し制御部２とを備え、この読み出された各回線のデー
タによってパケットを形成するものである。
回線速度を有する複数の回線を収容するＴＤＭバスの信
号をＰＫＴデータに変換するＴＤＭ−ＰＫＴｉ換回路に
おいて、２面のバッファ３１．３．と、ＴＤＭ！Ｉ１御
部４と、書き込み制御部ｌと、？ＫＴ制御部５と、読み
出し制御部２とを備え、この読み出された各回線のデー
タによってパケットを形成するものである。
ここで、２面のバッファ３，．３■は、回線番号ごとの
記憶領域を有するものである。ＴＤＭ制御部４は、ＴＤ
Ｍバス上における各回線位置に対応した回線番号情報と
回線速度情報とを保持するものであり、書き込み制御部
′１は、回線速度に応じた切り替え速度でバッファ３、
３■における書き込み側の面切り替えを行うとともに、
ＴＤＭ制御部４の回線番号情報に応じてＴＤＭパス上の
データを切り替えられたバッファの対応する領域に書き
込む制御を行う。
記憶領域を有するものである。ＴＤＭ制御部４は、ＴＤ
Ｍバス上における各回線位置に対応した回線番号情報と
回線速度情報とを保持するものであり、書き込み制御部
′１は、回線速度に応じた切り替え速度でバッファ３、
３■における書き込み側の面切り替えを行うとともに、
ＴＤＭ制御部４の回線番号情報に応じてＴＤＭパス上の
データを切り替えられたバッファの対応する領域に書き
込む制御を行う。
またＰＫＴ制御部５は、ＰＫＴ受信側のフレームアドレ
スと回線番号との対応情報を保持するものであり、読み
出し制御部２は、回線速度に応じてバッファ３，．３。
スと回線番号との対応情報を保持するものであり、読み
出し制御部２は、回線速度に応じてバッファ３，．３。
における読み出し側の面切り替えを行うとともに、ＰＫ
Ｔ制御部５からの回線番号に応じてバッファの対応する
領域のデータを所要量読み出す制御を行うものである。
Ｔ制御部５からの回線番号に応じてバッファの対応する
領域のデータを所要量読み出す制御を行うものである。
？作用〕
第２図は本発明の作用を説明するための図であって、Ｔ
ＤＭデータをパケットに変換するＴＤＭ／ＰＫＴ変換部
が示されている。同図において、送信バッファ２３■２
３■はそれぞれ特許請求の範囲の記載におけるバッファ
３＋．３ｔに対応し、送信ＴＤＭスイッチ２２，送信バ
ッファライトコントロール部２４は書き込み制御部ｌに
対応し、ＴＤＭコントロール部２５はＴＤＭ制御部４に
対応している。
ＤＭデータをパケットに変換するＴＤＭ／ＰＫＴ変換部
が示されている。同図において、送信バッファ２３■２
３■はそれぞれ特許請求の範囲の記載におけるバッファ
３＋．３ｔに対応し、送信ＴＤＭスイッチ２２，送信バ
ッファライトコントロール部２４は書き込み制御部ｌに
対応し、ＴＤＭコントロール部２５はＴＤＭ制御部４に
対応している。
また送信ＰＫＴスイッチ２６，送信バッファリードコン
トロール部２７は読み出し制御部２に対応し、ＰＫＴコ
ントロール部２８は読み出し制御部５に対応している。
トロール部２７は読み出し制御部２に対応し、ＰＫＴコ
ントロール部２８は読み出し制御部５に対応している。
ＴＤＭバス２１は複数の端末ＤＴＥＩ，ＤＴＥ２，・・
一，ＤＴＥｎからの各チャネルのデータを多重している
。送信ＴＤＭスイッチ２２は、送信バッファライトコン
トロール部２４の制御に基づいて、送信バッファ２３．
．２３■に交互に書き込む面切り替えを行うとともに、
このＴＤＭデータを切り替えられた送信バッファにおけ
る指定されたチャネルＣＨ？〜ＣＨｎにおける指定され
たアドレスに対して書き込む。送信バンファライトコン
トロール部２４は、この際、送信バッファ２３，．２３
．における書き込みの制御を行うとともに、書き込みア
ドレス発生の制御を行う。
一，ＤＴＥｎからの各チャネルのデータを多重している
。送信ＴＤＭスイッチ２２は、送信バッファライトコン
トロール部２４の制御に基づいて、送信バッファ２３．
．２３■に交互に書き込む面切り替えを行うとともに、
このＴＤＭデータを切り替えられた送信バッファにおけ
る指定されたチャネルＣＨ？〜ＣＨｎにおける指定され
たアドレスに対して書き込む。送信バンファライトコン
トロール部２４は、この際、送信バッファ２３，．２３
．における書き込みの制御を行うとともに、書き込みア
ドレス発生の制御を行う。
ＴＤＭコントロール部２５は、各チャネルのＴＤＭバス
２１上におけるタイムスロットの位置情報と回線速度の
情報とを保持して、送信ＴＤＭスイッチ２２および送信
バッファライトコントロール部２４に出力し、これによ
って、送信バッファ２３，．２３■へ各チャネルごとに
アドレスを指定して、書き込みが行われる。この場合、
各チャネルごとに個別の速度で書き込みを行うことによ
って、種々の速度（例えば６４ｋｂｐｓ以下および６
４ ｋｂｐｓＸ ｎ ；ここでｎは整数）に対応させる
ことができる。
２１上におけるタイムスロットの位置情報と回線速度の
情報とを保持して、送信ＴＤＭスイッチ２２および送信
バッファライトコントロール部２４に出力し、これによ
って、送信バッファ２３，．２３■へ各チャネルごとに
アドレスを指定して、書き込みが行われる。この場合、
各チャネルごとに個別の速度で書き込みを行うことによ
って、種々の速度（例えば６４ｋｂｐｓ以下および６
４ ｋｂｐｓＸ ｎ ；ここでｎは整数）に対応させる
ことができる。
送信ＰＫＴスイッチ２６は、送信バッファリードコント
ロール部２７の制御に基づいて、送信バッファ２３■２
３■から交互に読み出す面切り替えを行うとともに、切
り替えられた送信バッファから各チャネルの規定周期内
にパケットを読み出す。送信？ッファリードコントロー
ル部２７は、この際、送信バッファ２３．．２３■にお
ける読み出しの制御を行うとともに、読み出しアドレス
発生の制御を行う。
ロール部２７の制御に基づいて、送信バッファ２３■２
３■から交互に読み出す面切り替えを行うとともに、切
り替えられた送信バッファから各チャネルの規定周期内
にパケットを読み出す。送信？ッファリードコントロー
ル部２７は、この際、送信バッファ２３．．２３■にお
ける読み出しの制御を行うとともに、読み出しアドレス
発生の制御を行う。
この際、ＰＫＴコントロール部２８に、パケットを受信
する側のフレームアドレスに対応するチャネル番号を設
定することによって、ＰＫＴコントロール部２８からの
チャネル番号に応じて、送信ＰＫＴスイッチ２６および
送信バッファリードコントロール部２７によって、各チ
ャネルごとに送信バッファからデータを読み出して、図
示されない多重（ＭＵＸ）部へ送出する。
する側のフレームアドレスに対応するチャネル番号を設
定することによって、ＰＫＴコントロール部２８からの
チャネル番号に応じて、送信ＰＫＴスイッチ２６および
送信バッファリードコントロール部２７によって、各チ
ャネルごとに送信バッファからデータを読み出して、図
示されない多重（ＭＵＸ）部へ送出する。
第３図は本発明の一実施例を示したものであって、複数
の回線インタフェース端末をＴＤＭデータとして集線し
、パケット化して高速回線に接続する装置における、Ｔ
ＤＭ／ＰＫＴ変換部の具体的構戒をブロック図によって
示している。同図において、バッファメモリ３０．，３
０ｇは特許請求の範囲の記載におけるバッファ３１．３
■に対応し、ＴＤＭ用コントロールメモリ３１はＴＤＭ
制御部４に？応し、ＰＫＴ用コントロールメモリ４ｌは
ＰＫＴ制御部５に対応する。またタイムス口ットカウン
タ３２．送信バッファライトコントロール部３３，
ライトアドレス発生部３４，面切り替えモード部３５，
セレクタ３６，ゲート３７■３７ｚ， ３ステートバッ
ファ３８．．３Ｂ■は書き込み制御部１｛こ対応し、フ
レームカウンタ４２，送信バッファリードコントロール
部４３，リードアドレス発生部４４，面切り替えモード
部４５，セレクタ４６，ゲート４７■４７■．３ステー
トバッファ４８１．４８■は読み出し制御部２に対応す
る。
の回線インタフェース端末をＴＤＭデータとして集線し
、パケット化して高速回線に接続する装置における、Ｔ
ＤＭ／ＰＫＴ変換部の具体的構戒をブロック図によって
示している。同図において、バッファメモリ３０．，３
０ｇは特許請求の範囲の記載におけるバッファ３１．３
■に対応し、ＴＤＭ用コントロールメモリ３１はＴＤＭ
制御部４に？応し、ＰＫＴ用コントロールメモリ４ｌは
ＰＫＴ制御部５に対応する。またタイムス口ットカウン
タ３２．送信バッファライトコントロール部３３，
ライトアドレス発生部３４，面切り替えモード部３５，
セレクタ３６，ゲート３７■３７ｚ， ３ステートバッ
ファ３８．．３Ｂ■は書き込み制御部１｛こ対応し、フ
レームカウンタ４２，送信バッファリードコントロール
部４３，リードアドレス発生部４４，面切り替えモード
部４５，セレクタ４６，ゲート４７■４７■．３ステー
トバッファ４８１．４８■は読み出し制御部２に対応す
る。
第３図において、ダブルバッファを構戒するバッファメ
モリ３０，．３０ｔは、ランダムアクセスメモリ（ＲＡ
Ｍ）からなっている。ＴＤＭ用コントロールメモリ３１
は、ＴＤＭ回線上のタイムスロット位置を示すＴＤＭア
ドレスに対応して、チャネル番号の情報と、各チャネル
の面切り替え周期を示すグループ情報と、各タイムスロ
ットの使用中（ＵＳＤ）と、未使用とを示す情報とを有
している。
モリ３０，．３０ｔは、ランダムアクセスメモリ（ＲＡ
Ｍ）からなっている。ＴＤＭ用コントロールメモリ３１
は、ＴＤＭ回線上のタイムスロット位置を示すＴＤＭア
ドレスに対応して、チャネル番号の情報と、各チャネル
の面切り替え周期を示すグループ情報と、各タイムスロ
ットの使用中（ＵＳＤ）と、未使用とを示す情報とを有
している。
タイムスロットカウンタ３２は、ＴＤＭアドレス？生成
し、また各ブロックで使用するタイミング信号を生成す
る。送信バッファライトコントロール部３３は、ＴＤＭ
用コントロールメモリ３ｌから、ＴＤＭアドレスに対応
してチャネル番号および使用中の情報を受け取って、ラ
イトアドレス発生部３４およびバッツァメモリ３０，．
３０．にライトパルスを供給する。
し、また各ブロックで使用するタイミング信号を生成す
る。送信バッファライトコントロール部３３は、ＴＤＭ
用コントロールメモリ３ｌから、ＴＤＭアドレスに対応
してチャネル番号および使用中の情報を受け取って、ラ
イトアドレス発生部３４およびバッツァメモリ３０，．
３０．にライトパルスを供給する。
ライトアドレス発生部３４は、各チャネルごとにバッフ
ァメモリ３０■３０■のアドレスを有し、送信バッファ
ライトコントロール部３３からのライトパルスに応じて
、該当チャネルのライトパルスをカウントアップして、
ライトアドレスを発生する。
ァメモリ３０■３０■のアドレスを有し、送信バッファ
ライトコントロール部３３からのライトパルスに応じて
、該当チャネルのライトパルスをカウントアップして、
ライトアドレスを発生する。
また面切り替えモード部３５は、ＴＤＭ用コントロール
メモリ３１からのグループ情報に応じてセレクタ３６に
おける切り替えを制御する。セレクタ３６はこれによっ
て、４種類の面切り替え用クロック（２ｍｓｅｃＣＬκ
＋ ４ｍｓｅｃＣＬＫ， ８ｍｓｅｃＣＬＫ， １６ｍ
ｓｅｃＣＬＫ）から１種類を選択して出力する。
メモリ３１からのグループ情報に応じてセレクタ３６に
おける切り替えを制御する。セレクタ３６はこれによっ
て、４種類の面切り替え用クロック（２ｍｓｅｃＣＬκ
＋ ４ｍｓｅｃＣＬＫ， ８ｍｓｅｃＣＬＫ， １６ｍ
ｓｅｃＣＬＫ）から１種類を選択して出力する。
ゲート３７１．３７■は、セレクタ３６からのクロック
出力を書き込みイネーブルタイミング信号ＷＥＴ？に応
じて、３ステートバッファ３８１，３８１のいずれかに
供給し、これによってＴＤＭバスからのデータＳＤＴＯ
〜７が、面切り替えクロックの周期に応じてバッファメ
モリ３０■３０．に交互に入力される。
出力を書き込みイネーブルタイミング信号ＷＥＴ？に応
じて、３ステートバッファ３８１，３８１のいずれかに
供給し、これによってＴＤＭバスからのデータＳＤＴＯ
〜７が、面切り替えクロックの周期に応じてバッファメ
モリ３０■３０．に交互に入力される。
セレクタ３９は、書き込み，読み出し切り替え用信号Ｒ
／Ｗに応じて、バッファメモリ３０＋．３０ｚを交互に
書き込みと読み出しとを行うように制御する。
／Ｗに応じて、バッファメモリ３０＋．３０ｚを交互に
書き込みと読み出しとを行うように制御する。
これによってバッファメモリ３０．，３０２は、グルー
プごとの周期で面切り替えを行いながら、書き込み側と
なったバッファに、ＴＤＭ用コントロールメモリ３１か
らのライトパルスと、ライトアドレス発生部３４からの
ライトアドレスとに応じて、ＴＤＭデータを各チャネル
別に書き込む。
プごとの周期で面切り替えを行いながら、書き込み側と
なったバッファに、ＴＤＭ用コントロールメモリ３１か
らのライトパルスと、ライトアドレス発生部３４からの
ライトアドレスとに応じて、ＴＤＭデータを各チャネル
別に書き込む。
ＰＫＴ用コントロールメモリ４１は、パケットを受信す
る側におけるパケットの区分に対応するフレームアドレ
スと、バッファメモリ３０．，３０．に格納されたデー
タのチャネル番号との対応関係の情報を有している。こ
の対応関係は、各チャネルの速度に応じて、高速のデー
タほど高い優先度を持つように定められている。
る側におけるパケットの区分に対応するフレームアドレ
スと、バッファメモリ３０．，３０．に格納されたデー
タのチャネル番号との対応関係の情報を有している。こ
の対応関係は、各チャネルの速度に応じて、高速のデー
タほど高い優先度を持つように定められている。
フレームカウンタ４２は、フレームアドレスヲ生或する
。送信バッファリードコントロール部４３は、フレーム
アドレスに対応するチャネル番号を、ＰＫＴ用コントロ
ールメモリ４１から受け取って、リードアドレス発生部
４４およびバッファメモリ３０１３０２にリードパルス
を供給する。
。送信バッファリードコントロール部４３は、フレーム
アドレスに対応するチャネル番号を、ＰＫＴ用コントロ
ールメモリ４１から受け取って、リードアドレス発生部
４４およびバッファメモリ３０１３０２にリードパルス
を供給する。
リードアドレス発生部４４は各フレームアドレスに対応
するチャネルごとに、バッファメモリ３０．３０２のア
ドレスを持ち、送信パンファリ一ドコントロール部４３
からのリードパルスに応じて、該当するパケットのリー
ドアドレスを発生する。このリードアドレスは、セレク
タ３９を経て読み出し側となるバッファメモリに供給さ
れる。
するチャネルごとに、バッファメモリ３０．３０２のア
ドレスを持ち、送信パンファリ一ドコントロール部４３
からのリードパルスに応じて、該当するパケットのリー
ドアドレスを発生する。このリードアドレスは、セレク
タ３９を経て読み出し側となるバッファメモリに供給さ
れる。
また面切り替えモード部４５は、ＰＫＴ用コントロール
メモリ４１からの速度情報に応じてセレクタ４６におけ
る切り替えを制御する。セレクタ４６はこれによって、
４種類の面切り替え用クロンク（２ｍｓｅｃｃＬＫ＋
４ｍｓｅｃＣＬＫ， ８ｍｓｅｃＣＬκ． １６ｌｌｌ
ｓｅｃＣＬＫ）から１種類？選択して出力する。
メモリ４１からの速度情報に応じてセレクタ４６におけ
る切り替えを制御する。セレクタ４６はこれによって、
４種類の面切り替え用クロンク（２ｍｓｅｃｃＬＫ＋
４ｍｓｅｃＣＬＫ， ８ｍｓｅｃＣＬκ． １６ｌｌｌ
ｓｅｃＣＬＫ）から１種類？選択して出力する。
ゲート４７．．４７■は、セレクタ４６からのクロシク
出力を、読み出しイネーブルタイξング信号ＲＥＴＭに
応じて、３ステートバノファ４８，， ４８■のいずれ
かに供給する。これによって面切り替えの周期に応して
、読み出し側となったバックァメモリからのデータが、
ＰＫＴ用コントロールメモリ４ｌからのリードパルスと
，リードアドレス発生部４４からのリードアドレスとに
応じて、各チャネル別にフレーム単位に出力されて、図
示されないＭＵＸ部へ送られる。
出力を、読み出しイネーブルタイξング信号ＲＥＴＭに
応じて、３ステートバノファ４８，， ４８■のいずれ
かに供給する。これによって面切り替えの周期に応して
、読み出し側となったバックァメモリからのデータが、
ＰＫＴ用コントロールメモリ４ｌからのリードパルスと
，リードアドレス発生部４４からのリードアドレスとに
応じて、各チャネル別にフレーム単位に出力されて、図
示されないＭＵＸ部へ送られる。
ＭＵＸ部では、このデータにヘッダ部を付加することに
よってパゲノトを作戒して送出する。
よってパゲノトを作戒して送出する。
以下、ＴＤＭ用コントロールメモリとＰＫＴ用コントロ
ールメモリにおける各チャネルの割り当ての実施例を説
明する。
ールメモリにおける各チャネルの割り当ての実施例を説
明する。
この場合における各チャネルのデータ速度は、ＣＨ０，
１．４〜１１． １４〜２３は６４ｋｂｐｓ以下、ＣＨ
２は１ ２ ８ ｋｂｐｓ， ＣＨ３は２ ５ ６ｋ
ｂｐｓ， ＣＨＩ２は７ ６ ８ｋｂｐｓ， Ｃ Ｈ２
４は１ ５ ３ ６ ｋｂｐｓ， Ｃ Ｈ１３およびＣ
Ｈ２５以降は未使用である。
１．４〜１１． １４〜２３は６４ｋｂｐｓ以下、ＣＨ
２は１ ２ ８ ｋｂｐｓ， ＣＨ３は２ ５ ６ｋ
ｂｐｓ， ＣＨＩ２は７ ６ ８ｋｂｐｓ， Ｃ Ｈ２
４は１ ５ ３ ６ ｋｂｐｓ， Ｃ Ｈ１３およびＣ
Ｈ２５以降は未使用である。
第４図はＴＤＭ用コントロールメモリの内容の一例を示
したものであって、６４タイムスロットからなるＴＤＭ
バス上の１フレームのデータに対する各チャネルの割り
当てを示し、各タイムスロットアドレスＴＳＯＮＴＳ６
３に対して、各チャネルＣＨＯ−ＣＨ２４が、グループ
００〜１１によって示されるデータ速度に応じたタイム
スロット数を占有するように割り当てられるとともに、
使用中（ｔＪｓＤ）のタイムスロットをｌで表示し、未
使用のタイムスロットを０で表示することが示されてい
る。
したものであって、６４タイムスロットからなるＴＤＭ
バス上の１フレームのデータに対する各チャネルの割り
当てを示し、各タイムスロットアドレスＴＳＯＮＴＳ６
３に対して、各チャネルＣＨＯ−ＣＨ２４が、グループ
００〜１１によって示されるデータ速度に応じたタイム
スロット数を占有するように割り当てられるとともに、
使用中（ｔＪｓＤ）のタイムスロットをｌで表示し、未
使用のタイムスロットを０で表示することが示されてい
る。
第５図はＰＫＴ用コントロールメモリの内容の一例を示
したものであって、パケットを受信する側のフレームア
ドレスＳＦＯ−ＳＦ６３に対して、各チャネルが割り当
てられるとともに、使用中（ＵＳＤ）のタイムスロット
を１で表示し、未使用のタイムスロットを０で表示する
ことが示されている。この場合６４フレームを８個の区
に分割して、それぞれの区ごとに速度の速いデータから
順次多くのフレーｌ、を割り当てるように優先的にチャ
ネル番号を付与することによって、速度の速いデータを
時間的に分散して送出するようにし、高速のデータに対
するパケット変換遅延をより小さくするようにしている
。
したものであって、パケットを受信する側のフレームア
ドレスＳＦＯ−ＳＦ６３に対して、各チャネルが割り当
てられるとともに、使用中（ＵＳＤ）のタイムスロット
を１で表示し、未使用のタイムスロットを０で表示する
ことが示されている。この場合６４フレームを８個の区
に分割して、それぞれの区ごとに速度の速いデータから
順次多くのフレーｌ、を割り当てるように優先的にチャ
ネル番号を付与することによって、速度の速いデータを
時間的に分散して送出するようにし、高速のデータに対
するパケット変換遅延をより小さくするようにしている
。
以上説明したように本発明によれば、異なる速度のデー
タが混在する時分割多重バス上の信号を、各データの速
度に対応した切り替え速度でダブルハッファの面切り替
えを行うことによって、バッファ量を削減するとともに
速度の速いデータにおける変換遅延を減少させることが
できる。さらに速度の速いデータを時間的に分散して読
み出しを行うことによって、より変換遅延を減少させる
。
タが混在する時分割多重バス上の信号を、各データの速
度に対応した切り替え速度でダブルハッファの面切り替
えを行うことによって、バッファ量を削減するとともに
速度の速いデータにおける変換遅延を減少させることが
できる。さらに速度の速いデータを時間的に分散して読
み出しを行うことによって、より変換遅延を減少させる
。
従って本発明によれば、特分割多重バス上の各種速度の
データを回線ごとに効率よくパケット化することができ
る。
データを回線ごとに効率よくパケット化することができ
る。
第１図は本発明の原理的構威を示す図、第２図は本発明
の作用を説明するための図、第３図は本？明の一実施例
を示す図、第４図はＴＤＭ用コントロールメモリの内容
の一例を示す図、第５図はＰＫＴ用コントロールメモリ
の内容の一例を示す図、第６図は従来のＴＤＭ−ＰＫＴ
変換回路を示す図である。 １は書き込み制御部、２は読み出し制御部、３．３■は
バッファ、４はＴＤＭ制御部、５ぱＰＫＴ制御部である
。 特許出国人 富士通株式会社
の作用を説明するための図、第３図は本？明の一実施例
を示す図、第４図はＴＤＭ用コントロールメモリの内容
の一例を示す図、第５図はＰＫＴ用コントロールメモリ
の内容の一例を示す図、第６図は従来のＴＤＭ−ＰＫＴ
変換回路を示す図である。 １は書き込み制御部、２は読み出し制御部、３．３■は
バッファ、４はＴＤＭ制御部、５ぱＰＫＴ制御部である
。 特許出国人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 （ I ）種々の回線速度を有する複数の回線を収容する
時分割多重（以下ＴＤＭと略す）バスの信号をパケット
（以下ＰＫＴと略す）データに変換するＴＤＭ−ＰＫＴ
変換回路において、 回線番号ごとの記憶領域を有する２面のバッファ（３＿
１、３＿２）と、 ＴＤＭバス上における各回線位置に対応した回線番号情
報と回線速度情報とを保持するＴＤＭ制御部（４）と、 回線速度に応じた切り替え速度で前記バッファ（３＿１
、３＿２）における書き込み側の面切り替えを行うとと
もに、該回線番号情報に応じてＴＤＭバス上のデータを
該切り替えられたバッファの対応する領域に書き込む書
き込み制御部（１）と、ＰＫＴ受信側のフレームアドレ
スと前記回線番号との対応情報を保持するＰＫＴ制御部
（５）と、回線速度に応じて前記バッファ（３＿１、３
＿２）における読み出し側の面切り替えを行うとともに
、該回線番号に応じてバッファの対応する領域のデータ
を所要量読み出す読み出し制御部（２）とを備え、 該読み出された各回線のデータによってパケットを形成
することを特徴とするＴＤＭ−ＰＫＴ変換回路。 （II）前記読み出し制御部（２）が回線速度に応じた優
先度によってバッファ（３＿１、３＿２）からの各回線
のデータを読み出すことを特徴とする請求項第１項記載
のＴＤＭ−ＰＫＴ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241845A JPH03106149A (ja) | 1989-09-20 | 1989-09-20 | Ｔｄｍ―ｐｋｔ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241845A JPH03106149A (ja) | 1989-09-20 | 1989-09-20 | Ｔｄｍ―ｐｋｔ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03106149A true JPH03106149A (ja) | 1991-05-02 |
Family
ID=17080361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241845A Pending JPH03106149A (ja) | 1989-09-20 | 1989-09-20 | Ｔｄｍ―ｐｋｔ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03106149A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6347098B1 (en) | 1997-07-31 | 2002-02-12 | Nec Corporation | Packet multiplexing apparatus with less multiplexing delay |
| KR100428659B1 (ko) * | 2001-07-20 | 2004-04-28 | 엘지전자 주식회사 | 데이터 통신망의 더블 버퍼를 이용한 데이터 업레이트장치 및 그 방법 |
| JP2010103783A (ja) * | 2008-10-24 | 2010-05-06 | Hitachi Ltd | 伝送装置 |
| JP2011188279A (ja) * | 2010-03-09 | 2011-09-22 | Fujitsu Ltd | ネットワーク装置、エッジルータ及びパケット通信システム |
-
1989
- 1989-09-20 JP JP1241845A patent/JPH03106149A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6347098B1 (en) | 1997-07-31 | 2002-02-12 | Nec Corporation | Packet multiplexing apparatus with less multiplexing delay |
| KR100428659B1 (ko) * | 2001-07-20 | 2004-04-28 | 엘지전자 주식회사 | 데이터 통신망의 더블 버퍼를 이용한 데이터 업레이트장치 및 그 방법 |
| JP2010103783A (ja) * | 2008-10-24 | 2010-05-06 | Hitachi Ltd | 伝送装置 |
| JP2011188279A (ja) * | 2010-03-09 | 2011-09-22 | Fujitsu Ltd | ネットワーク装置、エッジルータ及びパケット通信システム |
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