JPH01256809A

JPH01256809A - 再トリガ可能単安定マルチバイブレータ

Info

Publication number: JPH01256809A
Application number: JP63242683A
Authority: JP
Inventors: Vadim B Minuhin; バディム　ボリス　ミヌヒン; Deylen Vernon F Von; バーノン　エフ．フオン　デイレン
Original assignee: Magnetic Peripherals Inc
Current assignee: Magnetic Peripherals Inc
Priority date: 1988-03-29
Filing date: 1988-09-29
Publication date: 1989-10-13
Also published as: AU2211688A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、計算機の応用において使用される単安定マル
チバイブレータに関する。

［従来の技術］再トリガ可能単安定マルチバイブレータは、１つの入力
パルスに応答して、所定期間Ｔの間持続する出力パルス
を発生し、かつ該出力パルスの持続期間中に生じる次の
入力パルスに応答して、この次の入力パルスによる再ト
リガの瞬間からはじまる所定期間ＴＩどけ、該出力パル
スを伸長する単安定マルチバイブレータである。従来技
術では、再トリガ単安定マルチバイブレータは、しきい
値回路と協働するタイミング・コンデンサを使用するア
ナログ技術を採用していた。典型的には、充電されたコ
ンデンサは、入力パルスを受け取ると急速に放電し、続
いて抵抗−容量回路等を通して指数関数的に再充電され
た。出力パルスは、コンデンサの負荷が一旦しきい値よ
りも低い値に低下し、その後該しきい値を超えて立ち上
がったとき、しきい値回路によって発生された。このコ
ンデンサが充分に放電した後で、かつ、しきい値回路が
出力パルスの発生を停止する時点より前に発生する次の
入力パルスは、このコンデンサを強制的に放電状態にす
ることによりその出力パルスを伸長する。コンデンサは
、極めて短いけれども有限の回復時間を必要とするので
、マルチバイブレータはコンデンサが十分に放電するま
では再トリガされなかった。アナログ式再トリガ可能単
安定マルチバイブレータに関するそれ以上の論述につい
ては、ヤコブ・ミルマン著（Ｙａｃｏｂ　）ｌｉｆｔｍ
ａｎ　）　　［マイクロエレクトロニクス−ディジタル
及びアナログ回路およびシステムＪ、１９７９年ニュー
ヨーク市マグロウ・ヒル書籍会社発行、第６３３頁より
第６３５頁まで、並びに「モ１−ローラーＨＥ　Ｃｌ−
集積回路」、第１９８７年モトローラ社発行、第３−１
７６頁より第３−１８２までを参照されたい。

［発明が解決しようとする問題点］本発明は、ディジタル構成素子を使用し、出力パルス幅
が伝搬連鎖回路内の伝Ｗ！遅延によって決定される高信
頼性の再トリガ可能単安定マルチバイブレータを提供す
ることを目的とする。

［問題を解決するための手段およびその作用］本発明に
よる再トリガ可能単安定マルチバイブレータは、入力パ
ルスによってセットされ、かつ、リセットパルスによっ
てリセットされる双安定装置を含む。伝搬連鎖回路は、
双安定装置の出力に応答し、所定の遅延時間の後リセッ
トパルスを与える信号を伝搬する。伝搬連鎖回路は、さ
らに入力パルスに応答し、リセットパルスの伝搬を停止
する。ゲートは、双安定装置の出力とリセットパルスと
に応答して出力パルスを供給する。

本発明の１つの特徴は、伝搬連鎖回路は、双安定装置か
らの出力信号を、ゲートによって形成された一連の遅延
回路を通して伝搬するように構成された複数の直列接続
ゲートを含んでいることである。上記のゲートの各々は
、また、他の入力パルスが入来した場合には、双安定マ
ルチバイブレータよりのセット出力信号の伝搬を終結さ
ぜるように入力に接続されている。

本発明の他の特徴は、入力パルスが、マルチバイブレー
タによって確立される所定の期間中に生じる場合には、
伝搬連鎖回路は、次の入力パルスの入来時にリセット信
号の伝搬を終結させることである。この点について、出
力パルスは、双安定装置のセラ１〜とともに開始し、か
つ、リセット信号の終結とともに終結する。しかしなが
ら、他の入力パルスがマルチバイブレータをセットし、
出力パルスに対する期間を再確立する場合には、リセッ
ト信号の伝搬は終結される。

本発明の上述の及び他の特徴は、添附図面を参照して行
われる本発明の実施例についての詳細な説明により充分
に理解されるであろう。

［実施例コ添附図面、特に第１図を参照すると、本発明の好適実施
例の再トリガ可能単安定マルチバイブレータが図解され
ている。このマルチバイブレータは、パルス縁検出兼パ
ルス形成装置１０を含み、この装置の入力端１２は、パ
ルス信号供給源からのデータパルスを受け取るように接
続されており、またその出力端はＳ−Ｒラッチ装置１１
のセット入力端Ｓとインバータ１４０入力とに接続され
ている。ラッチ装置１１の真の出力は出力＃ｉｉＱより
伝搬連鎖回路１６の最初のゲー１−２０８の入力に供給
されると共に、ＯＲゲート１８の第１入力にも供給され
る。伝搬連鎖回路１６は、ＡＮＤゲート２０ａ、２０ｂ
、２０ｃ、−・−−−−２Ｏｆの連鎖接続を含む。ＡＮ
Ｄゲート２０ａの２つの入力は、ラッチ装置１１の真の
出力とインバータ１４の出力とにそれぞれ接続されてお
り、他方、ＡＪＪＤゲ−１−２０ｂから２Ｏｆまでの各
々の１つの入力は先行するＡＮＤゲートの出力に接続さ
れ、その他の入力はいずれも共通リード線を介してイン
バータ１４の出力に接続されている。ＡＮＤゲート２０
ｆの出力は、スイッチ２２の１つの端子に接続され、ス
イッチ２２の切替端子は、ＯＲゲート１８の第２入力に
接続されている。ＯＲゲート１８は、リード線１９に出
力信号を供給する。後述する目的に対して好都合なよう
に、ＡＮＤゲート２０ｄ及び２０ｅの出力もまた、スイ
ッチ２２のそれぞれ別個の端子に接続される。場合によ
り、スイッチ２２は省略することもでき、これについて
も後に説明する。スイッチ２２の切替端子からの出力は
、リード線２４を介してラッチ装置１１のリセット入力
端Ｒに接続されている。

第２図を参照すると、第１図に示された回路の動作を説
明するのに有用な波形が図解されている。

理解される通り、伝搬連鎖回路１６のＡＮＤゲート２０
のおのおのは遅延回路として働き、出力パルス幅を伸長
する。入力リード線１２上の入力信号は、第２図に波形
ａで示されている。パルス縁検出兼パルス形成装置１０
は、入力信号ａの各縁３０を検出して、波形すで示され
る短い幅のパルス３２を発生する。波形すの各パルスは
、ラッチ装置１１を、（もしこの回路がすでに真の状態
になっていなければ）真の状態にセットし、波形Ｃの信
号を高レベルに移行させる。同時に、波形すの各パルス
はインバータ１４によって反転され波形ｅを発生する。

ＯＲゲート１８の入力の１つに印加される波形Ｃの高レ
ベル状態により、その出力信号波形ｄは高レベルに移行
させられる。それと同時に、波形Ｃの信号は、ＡＮＤゲ
ート２０より成る伝搬連鎖回路１６を通って伝搬しはじ
める。

波形すのパルス３２が立下って波形ｅの信号が高レベル
になると、ＡＮＤゲート２０ａは、波形ｆで示されるよ
うに高レベルの出力を発生させる（このとき波形Ｃはす
でに高状態にある）。波形Ｑは、伝搬連鎖回路１６の最
終のＡＮＤゲート２Ｏｆ’の出力である。出力波形ｄは
、ＯＲゲート１８への肉入力信号Ｃ及びＱがともに低レ
ベルになるまでは高レベルにとどまるであろう。

第２図の中の左側の信号波形は、第１図の単安定マルチ
バイブレータ回路が再トリガ可能な動作モードにおかれ
ないときにおけるこの単安定マルチバイブレータ回路の
関連波形を示している。理解されるように、波形ｄの出
力パルスはパルス幅王を有し、波形Ｃの正の縁によって
高レベルに移され、また波形Ｑの負の縁によって低レベ
ルに移される。第２図に示したように、波形ｄのパルス
の期間ＴはＴ　＝　Ｔ　　＋　Ｔ　ｆｆ＋　Ｔ　２であ
り、その中のＴ１は波形Ｃのパルスの立上り前縁が伝搬
連鎖回路１６を通りＡＮＤゲート２０ｆの出力に達する
までの伝搬時間であり、Ｔｆｆは、ラッチ装置１１をリ
セットするのに要する時間であり、Ｔ２は、波形Ｃのパ
ルスの立下り後縁が伝搬連鎖１６を通って伝搬するのに
要する時間である。

第２図の中の右側の信号波形は、再トリガ可能な動作モ
ードにおかれた第１図に図示の単安定マルチバイブレー
タの動作に関連した波形を示す。

この場合、入力信号波形ａの３つの縁３４．３６゜３８
は、比較的に互いに接近しており、それぞれ波形すのパ
ルス４０．４２．４４を発生する波形すのパルス４０は
、波形Ｃのパルス４６を発生し、かつ、波形ｅを低レベ
ルに変える。波形すの次のパルス４２の発生時点におい
ては、ラッチ装置１１は先行する波形すのパルス４０に
よってすでにセットされた状態におかれており、かつ、
波形Ｑはいまだ低レベルにあるので、ラッチ装置はリセ
ットされることはない。その結果、波形すのパルス４２
は、ラッチ装置１１によって無視される。

しかしながら、波形すに対し正確に応答するインバータ
１４は、次の波形ｅの負のパルス５ｏを発生する。ＡＮ
Ｄゲート２０ａは、波形ｅのパルス４８の負レベルから
正レベルに移る後縁を受け取ると、高レベルになって波
形ｆの短い幅のパルス５２を発生する。この波形ｆパル
ス５２は、波形ｅが、次の負パルス５０によって再び低
レベルになるとき消滅する。このようにして形成された
波形ｆのパルス５２は、次のＡＮＤゲート２０ｂに伝搬
されたとしても、結局は波形ｅのパルス５゜による低レ
ベル状態によってはばまれるために、伝搬連鎖回路を通
る伝搬を続行できなくなる。したがって、波形Ｃ及びｄ
は高レベルを維持するであろう。波形Ｃ及びｅの信号の
高レベル状態は、伝搬連鎖回路１６を通って波形ｆのパ
ルス５４を伝搬させ、結局、波形ｑのパルス５６を発生
する。

波形Ｑのパルス５６は、ラッチ装置１１をリセットし、
波形Ｃのパルス４６を終結させる。しかしながら、波形
ｄの出力パルスは、波形ｑのパルス５６の高レベル状態
により高レベル状態を維持する。

次に、伝搬連鎖回路１６を通る伝搬により波形Ｑが低レ
ベルになる前の説明のために、入力信号波形ａの立上り
前縁３８においてパルス縁検出兼パルス形成装置１０が
パルス４４を発生するものと仮定する。パルス４４は高
レベルの波形Ｃを生起させる（それにより出力波形ｄの
発生期間をさらに持続させる）。パルス４４はまた、波
形ｅを低レベルにし、それにより波形ｑを低レベルにさ
せる。しかしながら、波形ｄは、ラッチ装＠１１の真の
状態、従って波形Ｃの高レベル信号のために、高レベル
に維持される。パルス４４の終結と波形ｅの高レベルへ
の復帰とともに、波形では高レベルに移行し、第２図の
右側に表示されたように、伝搬の遅延期間が持続される
。

上記の説明から、本発明が、ディジタル・タイミング技
術を用い、かつ、入力パルスによって即座に再トリガさ
れる再トリガ可能単安定マルチバイブレータを提供する
ことが明白である。コンデンサが放電されるまでは再ト
リガできなかった先行技術のアナログ式再トリガ可能単
安定マルチバイブレータと異なり、本発明による単安定
マルチバイブレータ回路は、最初のトリガが行われた後
におけるいかなる時点においても再トリガ可能である。

複数の逐次動作ＡＮＤゲート２ｏから成る伝搬連鎖回路
１６が、所望の遅延を与える。第１図には６個のそのよ
うなＡＮＤゲート２０が示されているが、適当な遅延を
与えるために好都合などのような個数のゲートを使用し
てもよい。

ＡＮＤゲート２０の各ゲートは、波形Ｑの伝搬に対する
増分遅延を与える。スイッチ２２は、直列接続の伝搬連
鎖回路１６のいくつかのＡＮＤゲートの出力の中のいず
れを波形ｑの発生のために使用するかを選択するために
好都合なように設けられる。このようにして、再トリガ
パルスの所望の時間幅Ｔがその場その場で選択できる。

第３図は、本発明による再トリガ可能単安定マルチバイ
ブレータの変形実施例を図解している。

第３図において、パルス縁検出兼パルス形成装置１０の
正出力は、Ｓ−Ｒラッチ装置１１のセット入力に接続さ
れており、その負出力は、伝搬連鎖回路６０のＡＮＤゲ
ート２０の各々の一方の入力に直接に接続されている。

一対のインバータ・ゲ−ト６２のような追加のゲート素
子は、伝搬連鎖回路６ｏの中で、連続するＡＮＤゲート
２０の間に配置される。

第３図に図解された装置は、第１図に図解された装置と
類似の作用をする。しかしながら、重要なことは、パル
ス縁検出兼パルス形成装置１０の少なくとも負出力より
、伝搬連鎖回路６０のすべてのゲート遅延素子を、第２
図に示された波形ｅと類似した仕方で、クリアするのに
十分な時間幅のパルス６４を発生することである。例え
ば、装置の負出力側に対して十分に長い時間幅のパルス
を伝搬させるために、パルス縁検出兼パルス形成装置１
ｏの内部に遅延連鎖回路を設ることが望ましいかもしれ
ない。

第４図は、本発明による再トリガ可能単安定マルチバイ
ブレータの他の変形実施例を示す。パルス形成装置６６
は、リード線１２上のデータ・パルスのパルス縁に応答
して短い時間幅のパルスを発生し、それをラッチ装置１
１のセット入力と伝搬連鎖回路６９のＯＲゲート６７及
びＮＯＲゲート６８のそれぞれの一方の入力とに供給す
る。

最初のＯＲゲート６７ａの第２の入力はラッチ装＠１１
のＱ（Ｑ否定）入力に接続されており、各ＯＲゲート６
７の出力は次のＯＲゲートの第２の入力に供給され、Ｏ
Ｒゲート６７ｃの出力はＮＯＲゲート６８の第２の入力
に供給される。

ＮＯＲゲート６８の出力は、これまでに説明されたよう
に、ラッチ装置１１のリセット入力とＯＲゲート１８の
一方の入力とに供給される。第４図に示された回路は、
その中の０１＜ゲート６７とＮＯＲゲート６８とが伝搬
連鎖回路のための遅延素子として働くことにより、第１
図及び第３図に示された回路と類似の動作を行う。

第５図を参照して、再トリガ可能単安定マルチバイブレ
ータの用い方の一例を説明する。第５図において、再ト
リガ可能単安定マルチバイブレータ７０は、その入力と
してリード線１２」−のデータ・パルスを受け取り、そ
の出力をリード線１９を通してＤ形フリップフロップ７
２のクロック入力Ｃに供給される。そして、このＤ形フ
リップフロップ７２は、負方向に向かうパルス縁によっ
てクロックされる。Ｄ形フリップフロップ７２のＤ入力
は、その入力信号をリード線１２より直接に受け取る。

再トリガ可能単安定マルチバイブレータ７０は、第１図
、第３図及び第４図のいずれかに図解された形式の装置
でよい。Ｄ形フリップフロップ７２よりの出力は、リー
ド線７４を経て、データ回復のために使用される論理回
路に供給される。かくして、第５図に図解されたような
接続で使用されるとき、再トリガ可能単安定マルチバイ
ブレータは論理フィルタとして動作する。

［発明の効果］本発明によれば、パルス幅の決定が正確であり、再トリ
ガ性を瞬時に回復し、かつ、ディジタル構成素子を採用
し、それにより従来のアナログ式再トリガ可能マルヂバ
イブレータに関連しでいたあらゆる不利を克服する再ト
リガ可能単安定マルチバイブレータが得られる。本発明
の特徴は、高論理レベルの信号及び低論理レベルの信号
の両方に対する遅延を発生させるために同じゲートが使
用されることと、出力パルスの発生のために各ゲートを
２回有効に使用できることとである。この特徴により、
必要なゲートの数を減少させ、したがって装置の価格を
低下させることができる。

本発明は、添附図に示され、かつ、詳細な説明に記述さ
れた実施例に限定されるものではない。

これらの実施例は、あくまで例示のためのものであって
、限定のためのものではなく、本発明は、前掲の特許請
求の範囲に従ってのみ限定される。

【図面の簡単な説明】

第１図は、本発明の好適実施例の再トリガ可能単安定マ
ルブーパイブレータのブロック線図である。第２図は、第１図に示された再トリガ可能単安定マルチ
バイブレータの説明に有用な信号波形のタイミング・チ
Ｖ−トである。第３図及び第４図は、本発明による再トリガ可能単安定
マルチバイブレータの変形実施例のブロック線図である
。第５図は、データ回復のために用いられる論理フィルタ
の中における、本発明による再トリガ可能事安定マルチ
バイブレータの使用を図解するブロック線図である。［記号の説明１１０：　パルス縁検出兼パルス形成装置、１１：　ラッ
チ装置、１４：　インバータ、１６：　伝搬連鎖回路、１８：　　ＯＲゲート、２０：　　ＡＮＤゲート、２２：　スイッチ、６０：　伝搬連鎖回路、６２：　インバータ・ゲート６６：　パルス形成装置、６７．６８：　　ＯＲ’７’−ト、６９：　伝搬連鎖回路、７０：　再トリガ可能単安定マルチバイブレータ、７２：　フリップフロップ。

Claims

【特許請求の範囲】

（１）双安定装置であつて、入力パルスに応答して第１
の出力状態にセットされ、かつ、リセットパルス信号に
応答して第２の出力状態にリセットされ、前記第２の出
力状態は前記第１の出力状態と反対である前記双安定装
置と、伝播連鎖装置であつて、前記双安定装置の前記第
１の出力状態に応答し、前記双安定装置が前記第１の出
力状態にセットされた後一定期間経過後、前記リセット
パルス信号を供給し、さらに、前記入力パルスに応答し
て生成過程にあるリセットパルス信号を消滅させる前記
伝搬連鎖装置と、出力装置であつて、前記双安定装置と
前記伝播連鎖装置とに応答し、前記双安定装置が前記第
１の出力状態にあるか又は前記伝搬連鎖装置が前記リセ
ットパルス信号を供給しているかのいずれかの期間中出
力パルスを発生する前記出力装置とを包含することを特
徴とする再トリガ可能単安定マルチバイブレータ。
（２）請求項１に記載の再トリガ可能単安定マルチバイ
ブレータであつて、データ信号に応答して前記入力パル
スを発生するための入力装置であつて、パルス縁検出器
及びパルス発生器を含み、前記データ信号のパルス縁に
応答して前記入力パルスを発生するように構成された前
記入力装置をさらに含むことを特徴とする再トリガ可能
単安定マルチバイブレータ。
（３）請求項１に記載の再トリガ可能単安定マルチバイ
ブレータにおいて、前記伝搬連鎖装置は、複数のゲート
のうちの各ゲートが前記入力パルスを受け取るように接
続された第１の入力を有し、かつ、出力を有する前記複
数のゲートであつて、前記複数のゲートは連鎖回路を形
成するように配設され、該連鎖回路内の最終のゲートを
除く各ゲートの出力は前記連鎖回路内の次のゲートの第
２の入力に接続され、前記連鎖回路内の最終のゲートの
出力は前記出力装置に接続され、かつ、前記連鎖回路内
の最初のゲートの第２の入力は前記双安定装置に接続さ
れている前記複数のゲートを包含することを特徴とする
再トリガ可能単安定マルチバイブレータ。
（４）請求項３に記載の再トリガ可能単安定マルチバイ
ブレータにおいて、前記連鎖回路内の前記ゲートは、Ａ
ＮＤゲートであることを特徴とする再トリガ可能単安定
マルチバイブレータ。
（５）請求項３に記載の再トリガ可能単安定マルチバイ
ブレータにおいて、前記連鎖回路内の前記ゲートは、Ｏ
Ｒゲートであることを特徴とする再トリガ可能単安定マ
ルチバイブレータ。
（６）請求項３に記載の再トリガ可能単安定マルチバイ
ブレータにおいて、前記連鎖回路内の前記ゲートの中の
少なくともいくつかは、インバータであることを特徴と
する再トリガ可能単安定マルチバイブレータ。
（７）請求項３に記載の再トリガ可能単安定マルチバイ
ブレータにおいて、前記出力装置はＯＲゲートを含むこ
とを特徴とする再トリガ可能単安定マルチバイブレータ
。
（８）請求項１に記載の再トリガ可能単安定マルチバイ
ブレータにおいて、前記双安定装置は、セット入力とリ
セット入力と真の出力とを有するＳ−Ｒラッチ装置を含
むことを特徴とする再トリガ可能単安定マルチバイブレ
ータ。
（９）請求項８に記載の再トリガ可能単安定マルチバイ
ブレータにおいて、前記伝搬連鎖装置は、複数のゲート
の中の各ゲートが前記入力パルスを受け取るように接続
された第１の入力を有し、かつ、出力を有する前記複数
のゲートであつて、前記複数のゲートは連鎖回路を形成
するように配設され、該連鎖回路内の最終のゲートを除
く各ゲートの出力は前記連鎖回路内の次のゲートの第２
の入力に接続され、前記連鎖回路の最終のゲートの出力
は前記出力装置に接続され、かつ、前記連鎖回路の最初
のゲートの第２の入力は前記Ｓ−Ｒラッチ装置の真の出
力に接続されている前記複数のゲートを包含することを
特徴とする再トリガ可能単安定マルチバイブレータ。
（１０）請求項９に記載の再トリガ可能単安定マルチバ
イブレータにおいて、前記出力装置は、前記Ｓ−Ｒラッ
チ装置の真の出力に接続された第１の入力と、前記連鎖
回路内の最終のゲートの出力に接続された第２の入力と
を有するＯＲゲートを含むことを特徴とする再トリガ可
能単安定マルチバイブレータ。
（１１）請求項１０に記載の再トリガ可能単安定マルチ
バイブレータであつて、データ信号に応答して前記入力
パルスを発生するための入力装置であつて、パルス縁検
出器及びパルス発生器を含み、前記データ信号のパルス
縁に応答して前記入力パルスを発生するように構成され
た前記入力装置と、前記入力パルスの反転パルスを発生
するための反転装置とを更に含んでおり、また、前記複
数のゲートの中の各ゲートの前記第１の入力は、前記反
転パルスを受け取るように前記反転装置に接続されてい
ることを特徴とする再トリガ可能単安定マルチバイブレ
ータ。
（１２）請求項９に記載の再トリガ可能単安定マルチバ
イブレータにおいて、前記連鎖回路内の前記ゲートは、
ＡＮＤゲートであることを特徴とする再トリガ可能単安
定マルチバイブレータ。
（１３）請求項９に記載の再トリガ可能単安定マルチバ
イブレータにおいて、前記連鎖回路内の前記ゲートは、
ＯＲゲートであることを特徴とする再トリガ可能単安定
マルチバイブレータ。
（１４）請求項９に記載の再トリガ可能単安定マルチバ
イブレータにおいて、前記連鎖回路内の前記ゲートの中
の少なくともいくつかは、インバータであることを特徴
とする再トリガ可能単安定マルチバイブレータ。
（１５）請求項９に記載の再トリガ可能単安定マルチバ
イブレータであつて、データ信号に応答して前記入力パ
ルスを発生するための入力装置であつて、パルス縁検出
器及びパルス発生器を含み、前記データ信号のパルス縁
に応答して前記入力パルスを発生するように構成された
前記入力装置と、前記入力パルスの反転パルスを発生す
るための反転装置とを更に含んでおり、また、前記複数
のゲートの中の各ゲートの前記第１の入力は、前記反転
パルスを受け取るように前記反転装置に接続されている
ことを特徴とする再トリガ可能単安定マルチバイブレー
タ。
（１６）請求項１５に記載の再トリガ可能単安定マルチ
バイブレータにおいて、前記連鎖回路内の前記ゲートは
、ＡＮＤゲートであることを特徴とする再トリガ可能単
安定マルチバイブレータ。
（１７）請求項１５に記載の再トリガ可能単安定マルチ
バイブレータにおいて、前記連鎖回路内の前記ゲートは
、ＯＲゲートであることを特徴とする再トリガ可能単安
定マルチバイブレータ。
（１８）請求項１５に記載の再トリガ可能単安定マルチ
バイブレータにおいて、前記連鎖回路内の前記ゲートの
中の少なくともいくつかは、インバータであることを特
徴とする再トリガ可能単安定マルチバイブレータ。