JPH01256831A - 送受信速度変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ユーザシステム側のパラレルデータを加入者線のシリア
ルデータ（バーストデータ）に変換して送信する送信側
速度変換回路、及び加入者線のシリアルデータをユーザ
システム側のパラレルデータに変換して受信する受信側
速度変換回路に関し、実装面積の縮小及びＬＳＩビン数
の削減、データを格納するＲＡＭに対する書込み及び読
出しの同時実行、並びに同時実行時の読出し誤りの防止
を目的とし、 送信側速度変換回路を、転送されて来たパラレルデータ
を一時格納する記憶手段と、記憶手段への書込みアドレ
スと読出しアドレスとを切換えて出力するアドレス供給
手段と、第１のクロックと第２のクロックを用いて記憶
手段に対するデータの書込み及び読出しのタイミングを
予め検出し、書込み及び読出しのタイミングが重ならな
いように記憶手段に対する書込みの指示及びアドレス供
給手段に対するアドレスの切換え指示を行なう制御手段
と、第２のクロックに同期して記憶手段から読出された
パラレルデータをシリアルデータに変換する変換手段と
を具備するよう構成し、受信側速度変換回路を、第２の
クロックに同期したシリアルデータをパラレルデータに
変換する変換手段と、変換手段から出力されるパラレル
データを一時格納する記憶手段と、記憶手段への書込み
アドレスと読出しアドレスとを切換えて出力するアドレ
ス供給手段と、記憶手段から読出されたパラレルデータ
をラッチした後、第１のクロックに従って出力するラッ
チ手段と、第１のクロックと第２のクロックを用いて記
憶手段に対するデータの書込み及び読出しのタイミング
を予め検出し、記憶手段に対する書込み及び読出しのタ
イミングが重ならないようにラッチ手段のタイミングを
制御する制御手段とを具備して構成する。

〔産業上の利用分野〕

本発明は、ユーザシステム側のパラレルデータを加入者
線のシリアルデータ（バーストデータ）に変換して送信
する送信側速度変換回路、及び加入者線のシリアルデー
タをユーザシステム側のパラレルデータに変換して受信
する受信側速度変換回路に関する。

現在、加入者線に使われているケーブルのほとんどは２
線式である。この２線式の加入者線を用いた伝送方式に
はハイブリッド伝送、周波数分割伝送及び時分割伝送な
どが提案され、実施されている。このうち、時分割伝送
はディジタルデータをバースト状に構成し、間けっ的に
加入者線に送出する。このバーストデータ間に、相手方
のバーストデータが送出される。すなわち、データの伝
送を交互に切替えて行なう。このような２線式時分割全
二重伝送は、ビンボン伝送と呼ばれている。

ビンボン伝送では、ユーザシステム側のパラレルデータ
を加入者線のシリアルなバーストデータに速度変換する
送信側速度変換回路、及び加入者線のバーストデータを
ユーザシステム側のパラレルデータに速度変換する受信
側速度変換回路が設けられている。

〔従来の技術〕

従来、上記各速度変換回路においては、エラスティック
・ストア・メモリ（以下、ＥＳメモリと称する）が用い
られていた。これを第１０図に示す。ＥＳメモリ１はＬ
ＳＩ２に、図示するように外付けされる。データは、書
込みアドレスで指定される領域に書込みクロックに同期
してＥＳメモリ１に書込まれ、これと並行して読出しア
ドレスで指定される領域から読出しクロックに同期して
ＥＳメモリ１から読出される。このように、デュアルポ
ートのＥＳメモリ１を用いることで、容易にデータの速
度変換を行なうことができる。

〔発明が解決しようとする課題〕

しかしながら、上述した従来方式にあっては、転送デー
タを一時記憶するための素子としてＥＳメモリを使用す
るため、制御用ＬＳＩ（入出力用クロック信号や人出ツ
ノデータの供給を制御するためのＬＳＩ＞にＥＳメモリ
を外付けする必要がある。そのため、制御用ＬＳＩの入
出力ピンが多くなったり、制御用ＬＳＩとＥＳメモリに
よる実装面積が大きくなったりして、これらの素子を含
む速度変換回路の小型化が難しいという問題があった。

また、別の方法としてシングルポーｈＲＡＭを用いたダ
ブルバッファ方式も存在するが、同時読み書きを行うこ
とができず、あえてこれを行なえば同時実行時の読出し
誤りが生じるという問題点があった。

従って、本発明は上記問題点を解決し、実装面積の縮小
及びＬＳＩビン数の削減、データを格納するＲＡＭに対
する書込み及び読出しの同時実行、並びに同時実行時の
読出し誤りの防止を目的とする。

〔課題を解決するための手段〕

第１図（Ａ）は、本発明の送信側速度変換回路の原理ブ
ロック図である。図示する回路は、第１のクロックに同
期したパラレルデータを第２のクロックに同期したシリ
アルデータに変換して送信する送信側速度変換回路であ
る。

記憶手段１１は、転送されて来たパラレルデータを一時
格納する。

アドレス供給手段１２は、記憶手段１１への書込みアド
レスと読出しアドレスとを切換えて出力する。

制御手段１３は、第１のクロックと第２のクロックを用
いて記憶手段１１に対するデータの書込み及び読出しの
タイミングを予め検出し、書込み及び読出しのタイミン
グが重ならないように記憶手段１１に対する書込みの指
示及びアドレス供給手段１２に対するアドレスの切換え
指示を行なう。

変換手段１４は、第２のクロックに同期して記憶手段１
１から読出されたパラレルデータをシリアルデータに変
換する。

第１図（Ｂ）は、本発明の受信側速度変換回路の原理ブ
ロック図である。図示する回路は、第２のクロックに同
期したシリアルデータを第２のクロックに同期する第１
のクロックに同期したパラレルデータに変換して受信す
る受信側速度変換回路である。

変換手段１５は、第２のクロックに同期したシリアルデ
ータをパラレルデータに変換する。

記憶手段１６は、変換手段１５がら出力されるパラレル
データを一時格納する。

アドレス供給手段１７は、記憶手段１６への書込みアド
レスと読出しアドレスとを切換えて出力する。

ラッチ手段１８は、記憶手段１６から読出されたパラレ
ルデータをラッチした後、第１のクロックパルスに同期
して出力する。

制御手段１９は、第１のクロックと第２のクロックを用
いて記憶手段１６に対するデータの書込み及び読出しの
タイミングを予め検出し、記憶手段１６に対する書込み
及び読出しのタイミングが重ならないようにラッチ手段
１８のラッチのタイミングを制御する。

〔作用〕

第１図（Ａ）の構成は、次のように作用する。

記憶手段１１に与えられるパラレルデータは、アドレス
供給手段１２が出力する書込みアドレスに従って書込ま
れる。また、記憶手段１１からのパラレルデータは、ア
ドレス供給手段１２が出力する読出しアドレスに従って
読出される。これらの動作において、制御手段１３は、
第１のクロック及び第２のクロックを用いて記憶手段１
１に対する書込みのタイミングと読出しのタイミングと
を予め検出し、これらが時間軸上で重ならないように記
憶手段１１及びアドレス供給手段１２に対し書込みの指
示を行なう。読出されたパラレルデータは、変換手段１
４において第２のクロックに従ってシリアルデータに変
換される。

第１図（Ｂ）の構成は、次のように作用する。

シリアルデータは変換手段１５でパラレルデータに変換
された後、記憶手段１６に与えられる。

この変換されたパラレルデータは、アドレス供給手段１
７が出力する書込みアドレスに従って書込まれる。また
、記憶手段１６からのパラレルデータは、アドレス供給
手段１７が出力する読出しアドレスに従って読出される
。このとき、制御手段１９は第１のクロック及び第２の
クロックを用いて記憶手段１６に対する書込みと読出し
のタイミミングとを予め検出し、これらが時間軸で重な
らないようにラッチ手段１８に対しラッチのタイミング
を制御する。そして、第１のクロックに従って、ラッチ
手段１８からシリアルデータが出力される。

〔実施例〕

以下、本発明の実施例を図面を参照して詳細に説明する
。

第２図は本発明の一実流例の送信側同期式速度変換回路
である。

、　　の″　　　°　　　　− 同期式速度変換回路では、第１図（Ａ）の第１のクロッ
クと第２のクロックとは同期している。

記憶手段１１は、ＲＡＭ２０に相当する。

アドレス供給手段１２は、読出しアドレスを生成する読
出しカウンタ２１と、書込みアドレスを生成する書込み
カウンタ２２と、セレクタ２３に相当する。

制御手段１３はＤ型フリップフロップ（以下、Ｄ−ＦＦ
と称す）２４〜３２、アンドゲート３３、セレクタ３４
及び３５並びにタイミング発生カウンタ３６に相当する
。

変換手段１４はシフトレジスタ３７に相当する。

第１のクロックはユーザシステム側クロックに相当し、
第２のクロックは加入者線側クロックに相当する。これ
らのクロックは同期している。

ｌ−災１１豊且裁 第２図において、本発明実施例の送信側同期式速度変換
回路は、ユーザシステム側からの通信データを一時格納
するためのＲＡＭ２０と、読出しカウンタ２１と、書込
みカウンタ２２と、３つのセレクタ２３．３４及び３５
と、タイミングカウンタ３６と、パラレルデータをシリ
アルデータに変換するシフトレジスタ３７と、Ｄ−ＦＦ
２４〜３２と、アンドゲート３３とを備えている。

ＲＡＭ２０のデータ入力端子Ｄｉには、ｍビットのユー
ザシステムパラレルデータが与えられ、データ出力端子
Ｄｏはシフトレジスタ３７のパラレル入力端子Ｐｉに接
続されている。

タイミングカウンタ３６は、ユーザシステムパラレルデ
ータの使用ワード長に対応してカウンタ値が決められて
おり、端子ｊ＋、ｊ２及びｔ３からそれぞれカウンタロ
ード信号、読出しカウンタクロック及び読出し予知信号
を発生する。端子ｔ１及びｔ２は読出しカウンタ２１に
接続されている。読出しカウンタ２１は、この読出しカ
ウンタクロックでカウント動作する。書込みカウンタ２
２は、ユーザシステムクロックを用いてカウント動作す
る。

セレクタ２３の２つの入力端子のうちの第１入力端子（
Ｏ側）には、読出しカウンタ２１が出力するｎビットの
読出しアドレスが入力され、第２入力端子（１側）には
書込みカウンタ２２が出力するｎビットの書込みアドレ
スが入力される。また、セレクタ２３の選択動作を制御
するための制御端子には、セレクタ３４から出力される
アドレス切換信号が入力される。セレクタ２３は、この
アドレス切換信号に応じて、入力されたアドレスデータ
の一方をＲＡＭ２０のアドレス入力端子ＡＤＤに供給す
る。

ＲＡＭ２０は、ライトイネーブル端子ＷＥにセレクタ３
５が出力するライトイネーブル信号ＲＡＭ　　ＷＥがオ
ンのとき書込み動作を行ない、オフのとき読出し動作を
行う。読出し動作でＲＡＭ２０から読出されたパラレル
データは、シフトレジスタ３７に取込まれる。このとき
、シフトレジスタ３７のシフトレジスタロード端子りに
は、Ｄ−ＦＦ３２が出力するシフトレジスタロード信号
ＳＲＬが供給され、クロック端子ＣＫには加入者線側ク
ロックが供給される。シフトレジスタロード信号は、タ
イミングカウンタ３６が端子ｔ３を介して出力する読出
し予知信号をＤ−ＦＦ３２で１ＴＳ分シフトした信号で
ある。読出し予知信号は、ＲＡＭ２０の読出し動作の開
始に先立って生成される信号である。

Ｄ−ＦＦ２４は入力端子りを介してユーザシステム側ク
ロックを受取る。Ｄ−ＦＦ２４の出力端子ＱはＤ−ＦＦ
２５の入力端子りに接続されている。Ｄ−ＦＦ２４及び
２５には、加入者線側クロックが図示するように供給さ
れている。Ｄ−Ｆｆ”２５の出力端子Ｑは、書込み予知
信号を形成する。

すなわち、書込み予知信号はユーザシステム側クロック
を加入者線側クロックで１．５ＴＳだけシフトさせた信
号である。書込み予知信号はＤ−ＦＦ２６の入力端子り
及びアンドゲート３３の一方の入力に供給される。

Ｄ−ＦＦ２６の入力端子りに与えられた書込み予知信号
はＤ−ＦＦ２６及びＤ−ＦＦ２７で１．５ＴＳシフトさ
れ、セレクタ３４の０側入力端子に供給される。Ｄ−Ｆ
Ｆ２７の出力端子Ｑの出力信号はＤ−ＦＦ２８でＩＴＳ
分シフトされ、セレクタ３４の１側入力端子に供給され
る。Ｄ−ＦＦ２７及びＤ−ＦＦ２８の各出力端子Ｑの信
号は、アドレス切換信号を形成する。また、セレクタ３
４の選択動作を制御するための制御端子には、書込／読
出混触信号が入力される。セレクタ３４は、この書込／
読出混触信号に応じて、アドレス切換信号の一方をセレ
クタ２３の制御端子に供給する。

Ｄ−ＦＦ２８が出力するアドレス切換信号はまた、セレ
クタ３５のＯ側入力端子に供給されるとともに、Ｄ−Ｆ
Ｆ２９の入力端子りに供給される。

Ｄ、−ＦＦ２９は入力するアドレス切換信号を１ＴＳだ
けシフトさせて、セレクタ３５の１側入力端子に出力す
る。セレクタ３５の２つの入力信号はそれぞれ、ライト
イネーブル信号ＲＡＭ　　ＷＥを形成する。セレクタ３
５の制ｗＪ端子にはセレクタ３４と同様に、書込／読出
混触信号が供給される。

書込／読出混触信号はＲＡＭの書込みタイミングと読出
しタイミングとが時間的に重なり合うことを予め指示す
るための信号である。この信号は次のとおり生成される
。アンドゲート３３には、Ｄ−ＦＦ２５が出力する書込
み予知信号とタイミングカウンタ３６が端子ｔ３を介し
て出力する読出し予知信号とを入力する。アンドゲート
３３の出力端子は、Ｄ−ＦＦ３０の入力端子りに接続さ
れている。Ｄ−ＦＦ３０は加入者線側クロックでアンド
ゲート３３の出力をラッチする。Ｄ−ＦＦ３０の出力端
子Ｑは、Ｄ−ＦＦ３１の入力端子りに接続されている。

Ｄ−ＦＦ３１はＤ−ＦＦ２５が出力する書込み予知信号
で、Ｄ−ＦＦ３０の出力信号をラッチする。Ｄ−ＦＦ３
１の出力信号は、書込／読出混触信号を形成する。

ＬＪＬ２　　に八　− 次に、上述した本発明の送信側同期式速度変換回路の動
作を、第３図に示す動作タイミング図を参照して説明す
る。

いま、ユーザシステム側クロックに同期して入力される
７ビツトのユーザシステムパラレルデータをＲＡＭ２０
に書込み、ユーザシステム側クロックに同期する加入者
線側クロック（例えば、ユーザシステム側クロックの１
０倍の周波数）に同期したバーストデータを得る場合を
考える。ここで本実施例の動作は、ＲＡＭ２０に対する
データの書込み動作と読出し動作とが時間的に重ならな
いときの通常動作と、時間的に重なるときのタイミング
重複時の動作とに大別される。以下、順に説明する。

ユ」二り通」１１作 ユーザシステムパラレルデータは第３図（ａ）に示すよ
うに、７ビツトパラレルデータ＃１．＃２、・・・で構
成されている。尚、第３図（ａ）にはそのうちの１ビッ
ト分だけを示している。ユーザシステムからのパラレル
データは、第３図（ｂ）に示すユーザシステム側クロッ
クに従って、図示しないラッチ回路にてラッチされた後
、ユーザシステム側クロックの立上りエツジに同期した
データとして、ＲＡＭ２０に与えられる。書込みカウン
タ２２は第３図（ｄ）に示すように、第３図（ｂ）に示
すユーザシステム側クロックに同期して書込みアドレス
ＷＯ，Ｗｌ、Ｗ２・・・を出力する。

また、読出しカウンタ２１はタイミングカウンタ３６で
生成されるカウンタロード信号及び読出しカウンタクロ
ックを用いて、第３図（ｅ）に示す読出しアドレスＲ８
，Ｒ９・・・を出力する。書込みアドレス及び読出しア
ドレスはセレクタ２３に供給され、アドレス切換信号で
指定されるアドレスが選択されて、ＲＡＭ２０のアドレ
ス入力端子ＡＤＤに供給される。

ユーザシステム側クロックはＤ−ＦＦ２４において加入
者線側クロックの立下りでラッチされた後、Ｄ−ＦＦ２
５において加入者線側クロックの立上りでラッチされる
。この結果、Ｄ−ＦＦ２５は第３図（（１））に示す書
込み予知信号を出力する。

この書込み予知信号はＤ−ＦＦ２６及び２７を介して１
．５Ｔ　Ｓシフトされた後、第３図（ｉ）に示すアドレ
ス切換信号としてセレクタ３４の０側入力端子に供給さ
れる。また、Ｄ−ＦＦ２７の出力信号はＤ−ＦＦ２８で
１ＴＳ分シフトされた後、セレクタ３４の１側入力端子
及びセレクタ３５の０側入力端子に供給される（第３図
（ｊ））。更に、Ｄ−ＦＦ２８の出力信号はＤ−ＦＦ２
９で１ＴＳ分シフトされた後、セレクタ３５の１側入力
端子に供給される タイミングカウンタ３６は、端子ｔ３から第３図（ｆ）
に示す読出し予知信号を出力する。この読出し予知信号
はアンドゲート３３に与えられ、書込み予知信号と論理
積がとられる。第３図（ｈ）に示すアンドゲート３３の
出力信号はＤ−ＦＦ３０及び３１を経て、第３図（ｋ）
に示す書込み／読出混触信号が形成される。この書込み
／読出混触信号はセレクタ３４及び３５に与えられる。

図示する例では、ユーザシステムパラレルデータがデー
タ＃１や＃２の場合には、第３図（ｆ）に示す読出し予
知信号と第３図（Ｑ）に示す書込み予知信号とは時間的
に重なっていない。従って、第３図（ｈ）に示すように
、アンドゲート３３の出力信号はローレベルのままであ
る。よって、書込み／読出混触信号は第３図（ｋ）に示
すようにローレベルにある。従って、セレクタ３４及び
３５はＯ個入力端子を選択する。選択された第３図（ｉ
）のアドレス切換信号は、セレクタ２３に送られる。セ
レクタ２３はアドレス切換信号がハイレベルの間書込み
アドレスを選択し、ローレベルの間読出しアドレスを選
択する。この結果第３図（ｎ）に示すようにＲＡＭアド
レスが供給される。このアドレス供給により、例えば第
３図（０）に示すように、読出しアドレスＲ９に応じて
データ＃９が読出される。そして、第３図（ｉ）に示す
アドレス切換信号がハイレベルになり、第３図（ｎ）の
斜線部分で示す書込みアドレスＷ１が与えられた後、第
３図（ｊ）に示すライトイネーブル信号でデータがＲＡ
Ｍ２０に書込まれる。このとき、第３図（０）に示すＲ
ＡＭ２０の出力は、斜線部分において不定になる。引き
続いて、読出しアドレスＲ９によってデータ＃９がＲＡ
　Ｍ　２０から読出される。

このようにしてＲＡＭ２０から読出されたパラレルデー
タは、第３図（ｐ）に示すシフトレジスタロード信号に
同期してシフトレジスタ３７にラッチされ、第３図（Ｃ
）に示す加入者線側クロックに同期してシリアルデータ
に変換される。第３図（Ｑ）は、シフトレジスタ３７の
出力信号（１ワード＝７ビツトの例）＃８．＃９．・・
・を示す。

ｉｉ　　　　””　　−ＩＦの 次に、ＲＡＭ２０へのデータの書込み動作タイミングと
読出しタイミングとが重複したときの動作を説明する。

この場合には、重複しないように害込み動作タイミング
をずらすようにする。

例えば、第３図（ａ）に示すユーザシステムパラレルデ
ータがロード＃３の場合、第３図（ｑ）に示す書込み予
知信号と第３図（ｆ）に示す読出し予知信号とは、同時
に発生している。従って、アンドゲート３３の出力は第
３図（ｈ）に示すように、ハイレベルとなる。このため
、第３図（ｋ）に示すように書込／読出混触信号はハイ
レベルとなる。この書込／読出混触信号は、次の書込み
予知信号の立下りまで出力される。この結果、セレクタ
３４及び３５はそれぞれ１側入力端子を選択する。よっ
て、セレクタ２３には第３図（ｉ）に示すＤ−ＦＦ２７
の出力信号を１７８分シフトしたアドレス切換信号（第
３図（Ｌ））が供給され、ＲＡＭ２０のライトイネーブ
ル端子ＷＥには第３図（ｊ）のＲＡＭＩ込み信号を１７
８分シフトしたライトイネーブルＲＡＭ　　ＷＥ（第３
図（ｍ））が供給される。これにより、読出し動作と占
込み動作とは時間的にずれ、第３図（ｎ）に示すアドレ
ス供給Ｗ３．Ｒ１２，Ｒ１３に対して第３′図（０）に
示すようにデータの書込み及び読出しが可能となる。

■、　　　　　　の　　と 以上説明したとおり、システムユーザ側クロックに同期
したシステムユーザパラレルデータを、システムユーザ
側クロックに同期した加入者線側クロックに従うシリア
ルなバーストデータに変換する際、データを一時格納す
るＲＡＭ２０への書込み動作タイミングと読出し動作タ
イミングとが重なり合った場合には書込み動作タイミン
グをずらすことで、データ速度変換における同時読み書
きを実現している。加えて、上記実施例で用いられるＲ
ＡＭ２０は通ｈ’Ｂ用１−３ｒに内蔵することができる
ので、実装面積の縮小及びＬＳＩピン数の削減が可能に
なる。

・　　　二　　　　　　　　　　　　　　　　　　　　
　　　　　　〇　　　　の　　・第４図は、本発明実施
例の送信側非同期式速度変換回路の回路図である。図中
、第２図と同一の構成要素には同一の参照番号を付しで
ある。

第２図の実施例は、ユーザシステム側クロックと加入者
線側クロックとは同期していた。これに対し、第４図の
実施例では、ユーザシステム側クロックと加入者線側ク
ロックとが非同期の場合に、ユーザシステムパラレルデ
ータを加入者線側クロックに同期させてシリアルデータ
であるバーストデータで出力する。このため、第４図の
実施例では、Ｄ−ＦＦ２４に代えて微分回路３８を設け
ている。微分回路３８は、ユーザシステム側クロックを
加入省線側クロックで微分することで非同期に対応して
いる。

Ｍ５図は、第４図に示す微分回路３８の回路図である。

微分回路３８は、Ｄ−ＦＦ３８ａ、３８ｂ及び３８ｃ並
びにアンドゲート３８ｄからなる。

アンドゲート３８ｄは加入者線側クロックに従って３Ｔ
Ｓ分シフトさせたユーザシステム側クロックと２ＴＳ分
シフトさせたユーザシステム側クロックとの論理積をと
り、微分信号を出力する。微分信号は、第４図に示すＤ
−ＦＦ２５の入力端子りに与えられる。

第６図は、第５図に示す送信側非同期式速度変換回路の
動作タイミング図である。書込み予知信号が微分回路３
８の出力を用いて作成される点以外は、第３図に示す動
作タイミング図と同様である。従って、以下に概略的な
動作説明を行なう。

まず、第６図（ａ）に示すユーザシステム側のパラレル
データ（図の例では、１１ビツト）は、第６図（ｂ）に
示すユーザシステム側クロックに従って図示しないラッ
チ回路でラッチされた後、ユーザシステム側クロックの
立上りエツジに同期するユーザシステムパラレルデータ
（第６図（Ｃ））としてＲＡＭ２０に与えられる。この
ユーザシステムパラレルデータは、書込みカウンタ２２
が生成する第６図（ｄ）に示す書込みアドレスに従って
ＲＡＭ２０１．：書込まれる。このとき第６図（ｋ＞に
示すアドレス切換信号がセレクタ２３に与えられ、これ
をＩＴＳ分シフトさせた第６図（ｍ）に示すライトイネ
ーブル信号がＲＡＭ２０に与えられる。これにより、Ｒ
ＡＭ２０には書込みアドレスＷＯ，Ｗ１．・・・に従っ
てユーザシステムパラレルデータが書込まれる。

読出しは、ユーザシステム側クロックとは非同期の加入
者線側クロック（第６図（ｅ））に従って、常時性なわ
れている。ただし、非同期なので、微分回路３８を用い
て書込む時点でユーザシステム側クロックを加入者線側
クロックで微分することにより、非同期へ対応している
。第６図（ｋ）に示すアドレス切換信号がローレベルの
ときは、ＲＡＭ２０には読出しカウンタ２１で生成され
た第６図（Ｑ）に示す読出しアドレスが与えられ、第６
図（ｎ）に示すように対応したパラレルデータがＲＡＭ
２０から読出される。ＲＡＭ２０から読出されたパラレ
ルデータは、第６図（０）に示すシフトレジスタロード
信号でシフトレジスタ３７にラッチされ、加入者線側ク
ロックに従ってシリアルデータに変換され、第６図（ｐ
）に示すように出力される。図示の例では、ユーザシス
テムパラレルデータは１１ビツトのシリアルデータに変
換される。

上記の動作において、第６図（ｈ）及び（ｉ）にそれぞ
れ示す読出し予知信号と書込み予知信号とが重なり合っ
た場合には、第６図（ｊ）に示すように書込み／読出混
触信号はハイレベルとなる。

これにより、セレクタ３４及び３５はそれぞれ１側入力
端子を選択する。従って、占込みアドレス及びライトイ
ネーブル信号はｌＴＳ分シフトされたものがＲＡＭ２０
に与えられる。従って、ＲＡＭ２０に対する書込み動作
と読出し動作の同時発生は回避される。

第７図は、本発明実施例の回路各部の動作タイミングと
入出力データとの関係を示す図である。

第７図（ｅ）〜（Ｓ）は、第３図及び第６図の動作タイ
ミング図に相当する。第７図（ａ）に示すユーザシステ
ム送信データは同図（ｅ）に示すユーザシステムパラレ
ルデータに伸長された後、上述した速度変換が施される
。また、シフトレジスタ３７が出力するバーストデータ
は圧縮され、加入者線に送出される。

■、　　　８　　の　　　　　　と　　　　　　　　　
　　　　　　　・第８図は、加入者線側クロックに同期
する加入者線バーストデータをユーザシステム側クロッ
クに同期するユーザシステムパラレルデータに変換して
受信する実施例の回路図である。この場合、第２のクロ
ックである加入者線側クロックと第１のクロックである
ユーザシステム側クロックとは、同期している。第８図
の実施例と第１図＜８）との対応関係は、次のとおりで
ある。

変換手段１５はｎビットシフトレジスタ４１に相当する
。

記憶手段１６はＲＡＭ４０に相当する。

アドレス供給手段１７は、セレクタ４２と図示しない書
込みカウンタ及び読出しカウンタに相当する。

ラッチ手段１８はｎピットＤ−ＦＦ４３に相当する。

制御手段１９はＤ−ＦＦ４４〜４８．２つのセレクタ４
９及び５０並びにアンドゲート５１に相当する。

■、の 第８図において、本発明実施例の受信側同期式速度変換
回路は、通信データを一時格納するためのＲＡＭ４０と
、加入者線を介して入力されるバーストデータ（シリア
ルデータ）をパラレルデータに変換するシフトレジスタ
４１と、２つのセレクタ４９．５０と、６つのＤ−ＦＦ
４３．４４゜４５．４６．４７．４８と、アンドゲート
５１とを備えている。

シフトレジスタ４１のパラレル出力端子ＰＯは、ＲＡＭ
４０のデータ入力端子ＤＩと接続されている。シフトレ
ジスタ４１のシリアル入力端子ｓ■には、加入者線を介
したバーストデータが入力される。

セレクタ４２の２つの入力端子の内の０側入力端子には
ＲＡＭ４０の読出しアドレスが入力され、１側入力端子
には書込みアドレスが入力される。

また、セレクタ４２の選択動作を制御するための制ｔＩ
Ｉ端子にはアドレス切換信号が入力される。セレクタ４
２は、このアドレス切換信号に応じて、入力されたアド
レスデータの一方をＲＡＭ４０のアドレス入力端子ＡＤ
Ｄに供給する。

また、上述のアドレス切換信号は、Ｄ−ＦＦ４４の入力
端子り及びアンドゲート５１の一方の入力端子に共通に
入力される。Ｄ−ＦＦ４４の出力端子Ｑは、ＲＡＭ４０
のライトイネーブル端子ＷＥと接続されており７ンドゲ
ート５１の出力端子はＤ−ＦＦ４６の入力端子りと接続
されている。

アンドゲート５１の他方の入力端子及びＤ−ＦＦ４５及
び４７の入力端子りには、ユーザシステム側クロックが
与えられる。Ｄ−’ＦＦ４５のクロック端子には、加入
者線側クロックが与えられる。

Ｄ−ＦＦ４７の出力端子Ｑは、セレクタ５０の０側入力
端子及びＤ−ＦＦ４８の入力端子りと接続されている。

Ｄ−ＦＦ４８の出力端子Ｑはセレクタ５０の１側入力端
子と接続されている。更に、Ｄ−ＦＦ４６の出力端子Ｑ
はセレクタ５０の制御端子と接続されている。

セレクタ５０は、制御端子に入力された信号に応じて、
２つの入力端子に入力されたデータの一方を選択して、
ラッチクロック信号としてＤ−ＦＦ４３のクロック端子
ＣＫに入力する。Ｄ−ＦＦ４３の入力端子りは、ＲＡＭ
４０のデータ出力端子Ｄｏと接続されており、Ｄ−ＦＦ
４３の出力端子Ｑからはユーザシステム用パラレルデー
タが出力される。

アンドゲート５１の出力端子はＤ−ＦＦ４６の入力端子
りと接続されており、Ｄ−ＦＦ４５の出力端子ＱはＤ−
ＦＦ４６のクロック端子ＧＫと接続されている。

■、第８　の−の 次に、上記本発明実施例の受信側同期式速度変換回路の
動作を説明する。

第９図は、その動作タイミング図である。

いま、加入者線側クロックに同期して入力されるバース
トデータの６ビツトを１ワードとしてＲＡＭ４０に書込
み、加入者線側クロックと非同期のユーザシステム側ク
ロック（例えば加入者線側クロックの１／１０の周波数
のクロック信号）に同期したユーザシステム用パラレル
データを得る場合を考える。

データの読み書き動作のタイミングが重ならない通常時
の動作と、タイミングが重なったときの動作とを場合を
分けて説明する。

一仁辷１ｊ口計灯ｌ 先ず、ＲＡｌｖ１４０へのパラレルデータの書込みを行
なう。

シフトレジスタ４１では、加入者線側クロック（第９図
（ｂ））の立上りに同期して入力されるバーストデータ
（第９図（ａ））のシリアル／パラレル変換を行う。６
ビツト分のデータ（＃１゜−＃２．・・・）を１ワード
としてＲＡＭ４０に供給する。

また、上述の１ワード５ビツト目に対応したアドレス切
換信号（第９図（ｄ））が、セレクタ４２及びＤ−ＦＦ
４４に入力される。

セレクタ４２では、アドレス切換信号が入力されたとき
に、１側入力端子から入力される書込みアドレス（Ｗｌ
、Ｗ２．・・・第９図（ｆ））を選択してＲＡＭ４０に
供給する。ＲＡＭ４０は、次の加入者線側クロックの立
上りに同期して、セレクタ４２から供給された書込みア
ドレスを読込む。

１ワードの６ビツト目には、Ｄ−ＦＦ４４でアドレス切
換信号をＩＴＳシフトしたライトイネーブル信号（第９
図（ｅ））がＲＡＭ４０に供給される。ＲＡＭ４０は、
加入者線側クロックの立上りに同期して、シフトレジス
タ４１から入力されるパラレルデータを格納する。

尚、ＲＡＭ４０において、第９図（＋）に示すように、
書込みアドレス供給時以外は読出しアドレス（Ｒ９，Ｒ
１０，・・・）の供給が行なわれ、この読出しアドレス
によって指定された６ビツトデータが出力される。

次に、ＲＡＭ４０に格納されたデータの読出しを行なう
。

ユーザシステム側クロック（第９図（ｇ））はＤ−ＦＦ
４７でＩＴＳシフトされ、セレクタ５０の０側入力端子
に与えられる。セレクタ５０は、制御Ｉｌ端子に書込み
／読出混触信号（第９図（ｎ））が入力されないとき（
データの読出きのタイミングが重ならないとき）は、１
側入力端子に入力された信号をラッチクロック信号（第
９図（ｋ））としてＤ−ＦＦ４３に供給する。

Ｄ−ＦＦ４３は、ＲＡＭ４０から出力されるパラレルデ
ータをラッチクロック信号の立ら上がりでラッチする。

そして、ユーザシステムパラレルデータとして取り出さ
れる。

（ｉｉ　　タイミンノー　　の手　− 次に、ＲＡＭ４０へのデータの書込み動作タイミングと
、Ｄ−ＦＦ４３におけるデータのラッチ（読込み）タイ
ミングが重複したときの動作を説明する。

ＲＡＭ４０へのデータの書込み動作は上述の「（ｉ）通
常動作」と同様にして行ない、Ｄ−ＦＦ４３におけるラ
ッチタイミングが重なった場合は、Ｄ−ＦＦ４３のタイ
ミングをずらすようにする。

先ず、第９図（ｄ）に示す書込み予知信号（アドレス切
換信号）と第９図（Ｑ）に示す読出し予知信号（ユーザ
システム側クロック）とがアンドゲート５１に入力され
、アンドゲート５１で（ま論理積を求めて結果をＤ−Ｆ
Ｆ４６に出力する。尚、アドレス切換信号は０−ＦＦ４
４で１段シフトしてライトイネーブル信号としてＲＡＭ
４０に入力され、ユーザシステム側クロックはＤ−ＦＦ
４７で１段シフトしてセレクタ５０を介してラッチクロ
ック信号としてＤ−ＦＦ４３に入力されるので、それぞ
れを予知信号として使用する。

Ｄ−ＦＦ４５の入力端子りにはユーザシステム側クロッ
クが、Ｄ−ＦＦ４５のクロック端子ＣＫには加入者線側
クロックが入力されるので、Ｄ−ＦＦ４５ではユーザシ
ステム側クロックを半りロック分シフトした混触信号ラ
ッチクロック信号（第９図（ｍ））を作成して、Ｄ−Ｆ
Ｆ４６のクロック端子ＧＫに供給する。

Ｄ−ＦＦ４６では、アンドゲート５１の出力を混触信号
ラッチクロック信号（第９図（ｍ））の立上りでラッチ
して、セレクタ５０の制＃端子に供給する。セレクタ５
０では、Ｄ−ＦＦ４６からの書込み／読出混触信号（第
９図（ｎ））が入力されると、Ｄ−ＦＦ４８からの出力
を選択してラッチクロツタ信号（第９図（０））として
Ｄ−ＦＦ　　４３に供給する。Ｄ−ＦＦ４８からは、Ｄ
−ＦＦ４７の出力を１段シフトした信号が出力されるの
で、セレクタ５０から出力されるラッチクロック信号は
、ＲＡＭ４０に入力されるライトイネーブル信号と１ク
ロック分く書込みクロック信号の１クロック分）ずれた
（ｊｉ号となる。

このようにして、読出しクロック信号に同期したユーザ
システムパラレルデータを得る。

■、　　　　　　の　　と このように、書込みクロック信号の６サイクル毎に対応
するアドレス切換信号に同期して、ＲＡＭ４０へのデー
タの書込みを行ない、データ方送み動作時以外はＲＡＭ
４０からのデータの出力（読出し）を行なう。

Ｄ−ＦＦ４３は、ラッチクロック信号に同期して、ＲＡ
Ｍ４０から出力されたデータをラッチして、ユーザシス
テムパラレルデータを得る。

ＲＡＭ４０へのデータ書込みとＤ　−Ｆ、Ｆ　４３での
ＲＡＭ４０のデータのラッチのタイミングが重なるとき
は、Ｄ−ＦＦ４６から出力される書込／読出混触信号に
応じて、ユーザシステム側クロッ・りの１クロック分ず
らしたラッチクロック（ｎ号をＤ−ＦＦ４３に入力して
、Ｄ−ＦＦ４３におけるラッチのタイミングをずらす。

このように、クロック信号に同期した動作のタイミング
が重なったとぎに、データ読出し動作のタイミングをず
らすことにより、一般に汎用されているＲＡＭ４０を使
用した速度変換を実現することが可能となるので、速度
変換回路を小型化することができる。

特に最近では、ＬＳＩ技術の発達に伴ってメモリ内蔵の
ＬＳＩを作成することも容易になり、実施例の非同期式
速度変換回路を１チツプのＬＳＩで実現することも可能
である。また、そのときに、外付けのＥＳメモリが不要
になり、回路の実装面積も小さくなる。

、　　　　の　　乏。

なお、上述した本発明の各実施例にあっては、入力端子
と出力端子を別々に備えたＲＡＭを考えたが、入力端子
と出力端子が共通（通常このタイプが多い）のＲＡＭを
用いてもよい。この場合は、入出力線上でデータの衝突
が生じないような制御部分く例えばトライステートバッ
ファで構成する）が必要になる。

尚、受信側非同期式速度変換回路は、Ｄ−ＦＦ４５及び
アンドゲート５１に与えられるユーザシステム側クロッ
クを加入者線側クロックの立下りで微分した信号とする
ことにより可能である。

〔発明の効果〕

上述したように、本発明によれば、実装面積の縮小及び
ＬＳＩピン数の削減、データを格納するＲＡＭに対する
書込み及び読出しの同時実行、並びに同時実行時の読出
しの誤りの防止が可能な送信側及び受信側速度変換回路
を提供することかできる。

【図面の簡単な説明】

第１図（Ａ＞は本発明の送信側速度変換回路の原理ブロ
ック図、 第１図（Ｂ）は本発明の受信側速度変換回路の原理ブロ
ック図、 第２図は本発明実施例の送信側同期式速度変換回路の回
路図、 第３図は本発明実施例の送信側同期式速度変換回路の動
作タイミング図、 第４図は本発明実施例の送信側非同期式速度変換回路の
回路図、 第５図は第４図中に示す微分回路の回路図、第６図は本
発明実施例の送信側非同期式速度変換回路の動作タイミ
ング図、 第７図は本発明実施例の回路各部の動作タイミングと入
出力データとの関係を示す図、第８図は本発明実施例の
受信側速度変換回路の回路図、 第９図は本発明実施例の受信側速度変換回路の動作タイ
ミング図、及び 第１０図は従来例の構成例を示す図である。 図において、 １１は記憶手段、 １２はアドレス供給手段、 １３は制御手段、 １４は変換手段、 １５は変換手段、 １６は記憶手段、 １７はアドレス供給手段、 １８はラッチ手段、 ２０と４０はＲＡＭ を示す。 黍ダ図中１；示１幾に外回シ゛目責４Δ＠５図 第１Ｏ図

Claims (3)

【特許請求の範囲】
1. （１）第１のクロックに同期したパラレルデータを第２
   のクロックに周期したシリアルデータに変換して送信す
   る送信側速度変換回路において、転送されて来たパラレ
   ルデータを一時格納する記憶手段（１１）と、 記憶手段（１１）への書込みアドレスと読出しアドレス
   とを切換えて出力するアドレス供給手段（１２）と、 第１のクロックと第２のクロックを用いて記憶手段（１
   １）に対するデータの書込み及び読出しのタイミングを
   予め検出し、書込み及び読出しのタイミングが重ならな
   いように記憶手段（１１）に対する書込みの指示及びア
   ドレス供給手段（１２）に対するアドレスの切換え指示
   を行なう制御手段（１３）と、 第２のクロックに周期して記憶手段（１１）から読出さ
   れたパラレルデータをシリアルデータに変換する変換手
   段（１４）とを具備することを特徴とする送信側速度変
   換回路。
2. （２）第１のクロックと第２のクロックとが非同期の場
   合、記憶手段（１１）に対するデータの書込みのタイミ
   ングは、第２のクロックで第１のクロックを微分するこ
   とにより得られることを特徴とする請求項１に記載の送
   信側速度変換回路。
3. （３）第２のクロックに同期したシリアルデータを第２
   のクロックに同期する第１のクロックに周期したパラレ
   ルデータに変換して受信する受信側速度変換回路におい
   て、 第２のクロックに同期したシリアルデータをパラレルデ
   ータに変換する変換手段（１５）と、変換手段（１５）
   から出力されるパラレルデータを一時格納する記憶手段
   （１６）と、 記憶手段（１６）への書込みアドレスと読出しアドレス
   とを切換えて出力するアドレス供給手段（１７）と、 記憶手段（１６）から読出されたパラレルデータをラッ
   チした後、第１のクロックに同期して出力するラッチ手
   段（１８）と、 第１のクロックと第２のクロックを用いて記憶手段（１
   ６）に対するデータの書込み及び読出しのタイミングを
   予め検出し、記憶手段（１６）に対する書込み及び読出
   しのタイミングが重ならないようにラッチ手段（１８）
   のラッチのタイミングを制御する制御手段（１９）と、 を具備することを特徴とする受信側速度変換回路。