JPH01103757A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば車載用電子機器などにおいて好適に
実施されるデータ転送装置に関する。

従来技術 第４図は従来技術の構成を示すブロック図である。第４
図を参照して、従来技術の構成について説明する。本従
来例は、たとえばマイクロコンピータなどの演算制御袋
Ｗ１とデジタル信号処理装置（ＤＳＰ、以下、信号処理
装置と略す）２とを含んで構成されている。演算制御装
置１は、送信用バッファレジスタ３と受信用バッファレ
ジスタ４とを含む。これらバッファレジスタ３．４は、
送信レジスタ５および受信レジスタ６に接続される。

信号処理装置２には、演算制御装置１の送信用レジスタ
５から転送される送信データＤ１のコマンドデータやア
ドレスデータが格納されるアドレスレジスタ７と、前記
送信データＤ１に含まれる本体データが記憶されるデー
タレジスタ８とが含まれる。レジスタ７．８は受信用て
あり、受信された送信データＤｌ中のコマンドデータが
サイクルスチル制御部って解読され、信号処理装置２内
で各種処理が実行される。

信号処理装置２には、送信用のデータレジスタ１０が備
えられる。このデータレジスタ１０と前記のデータレジ
スタ８は、データバス１１と接続されている。またアド
レスレジスタ７、データレジスタ８には、演算制御装置
１からラッチ制御信号ＬＣが供給される。

第５図は、本従来例の演算制御装置１の信号処理装置２
へのデータの書込み動作を説明するタイミングチャート
であり、第６図は信号処理装置２からのデータの読出し
動作を説明するタイミングチャートである。これらの図
面を併せて参照して、本従来例の動作について説明する
。第５図時刻ｔ１で演算制御装置１は、信号処理装置２
を選択するチップセレクト信号Ｃ３をローレベルに設定
し、信号処理装置２を選択する。次に第５図に示す転送
制御信号ＴＥが信号処理装置２から発生され、演算制御
装置１との間のデータ転送が可能となる。

引続き演算制御装置１からクロック信号ＣＫが信号処理
装置２へ供給され、第５図（３）に示す時刻ｔ２から、
送信データＤ１が信号処理装置２へ転送を開始する。こ
こに第５図（３）の記号■。

■、・・・、■は、それぞれ予め定められるビット数ず
つ転送されるデータの転送単位に付された順番を示して
いる。このような送信データＤ１が転送を開始されると
ともに、演算制御装置１はラッチ制御信号ＬＣをローレ
ベルに切換え、前記送信データＤ１がアドレスレジスタ
７およびデータレジスタ８に格納される。このようにし
てデータの書込み処理が完了する。

ここで、前記データ■〜■の転送が終了し、ラッチ制御
信号ＬＣがハイレベルとなる時刻ｔ３以降、再び転送制
御信号ＴＥのレベルが切換わるタイミングまでの期間Ｔ
３は、レジスタ７．８に受信された送信データＤ１がデ
ータバス１１などを介して信号処理装置２内に設けられ
る各種記憶手段に書込まれる内部処理の期間である。

次に、信号処理装置２からデータを読出す処理を行う場
合には、演算制御装置１は第６図時刻ｔ４でチップセレ
クト信号Ｃ９をローレベルに切換え、続いて第６図（２
）に示すように転送制御信号ＴＥが発生される。このう
ち第６図（３）に示すように、信号処理装置２に対する
読出し動作のコマンドと読出されるべきデータが信号処
理装置２の中で格納されているアドレスなどのデータを
送出する。

ここで、第４図に説明したように送信器用のレジスタは
、１ブロツクを１バイトとして、２ブロツクのアドレス
レジスタ７と３ブロツクのデータレジスタ８とで構成さ
れている。したがって第５図に示した書込み動作の場合
には、データ■、■はコマンドデータとアドレスデータ
の結合されたデータであり、データ■〜■は転送すべき
データ転送において転送されるデータである。これらの
データを５ブロツクから構成するデータ形式は本従来例
に固定されたものである。

したがって第６図に示すように、読出し動作の場合、読
出しコマンドデータとアドレスデータのみが必要である
。したがってデータ■、■はこれらのデータの結合であ
り、データ■〜■はフォーマットを整えるためのダミー
データを用いる。書込み命令を信号処理装置に転送した
後、時刻ｔ５で再び転送制御信号ＴＥが発生され、第６
図（４）に示すように信号処理装置２から対応するデー
タ■ａ、■ａ、■ａ、■ａが読出され、演算制御装置１
へ転送される。このようにして読出し動作が終了する。

第７図は本従来例の各種動作に要する時間を説明するタ
イミングチャートである。第７図を併せて参照して、第
７図（１）に示すデータの書込み動作時には、第７図示
の例では単一のデータの書込みに要する時間は７４５μ
ｓとなる。また第６図を参照して説明したダミーデータ
を用いる読出し動作時には、やはり同様の時間を要して
しまう。

これら第７図（１）および同図〈２）の動作は、転送デ
ータのフォーマットしたがってデータ長が固定されてい
る場合であり、転送されるデータの量に従ってフォーマ
ットを変更する可変長方式の場合、第７図（３〉に示す
ように３２５μｓですむことになる。

発明が解決しようとする問題点 上述したような従来技術では、演算制御装置１と信号処
理装置２とのデータ転送を実現するために不要なダミー
データ■〜■を用いており、転送速度が低下し、転送効
率が悪化するとともに、第４図に示すように、受信用の
レジスタ７．８と送信用のレジスタ１０とを別個に備え
ているため、構成が大形化してしまうという問題点があ
った。

本発明の目的は、上述の問題点を解決し、転送されるデ
ータの転送時間を短縮するとともに、構成を簡略化でき
るデータ転送装置を提供することである。

問題点を解決するための手段 本発明は、制御装置との間で相互にシリアルデータを転
送するデータ転送装置であって、制御装置から転送され
るコマンドデータとアドレスデータとの少なくとも一方
を格納する第１記憶手段と、 制御装置との間で転送されるべきデータ本体を格納する
第２記憶手段と、 制御装置から転送される上記各データを上記第１記憶手
段または第２記憶手段のいずれかに切換えて入力する切
換え手段とを含むことを特徴とするデータ転送装置であ
る。

好ましい実施態様では、上記第２記憶手段は、制御装置
から受信されるデータ本体および制御装置に送信される
データ本体を選択的に格納する書込み／読出し兼用であ
ること、および上記切換え手段は、制御装置から入力さ
れるう・ツチ信号に応じて、制御装置から入力されるク
ロック信号を上記第１記憶手段または第２記憶手段のい
ずれかに切換えて出力することを特徴とする。

作　　用 本発明に従えば、制御装置とデータ転送装置との間で相
互にデータ転送が行われる。このとき制御装置から転送
されるコマンドデータとアドレスデータとの少なくとも
一方は、切換え手段を介して制御装置から入力されるク
ロック信号に基づいて、第１記憶手段に記憶される。制
御装置から転送されるデータが前記コマンドデータおよ
びアドレスデータが終了し、引続くデータ本体が転送さ
れるとき、切換え手段は第２記憶手段に切換えられ、該
データ本体が記憶される。このようにしてデータの書込
み処理が実現される。

一方、データ転送装置から制御装置へのデータの読出し
処理を行う場き、制御装置からはコマンドデータとアド
レスデータとの少なくとも一方のみが転送される。これ
らのデータが第１記憶手段に記憶されてデータ転送装置
が前記アドレスデータに基づく保持内容を読出して第２
記憶手段に格納すると、切換え手段は制御装置からのク
ロック信号を第２記憶手段に切換え、このようにして読
出し動作が実現される。

実施例 第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図を参照して、本実施例について説明する。本
実施例は、たとえばマイクロ弓ンピュータなどによって
実現される演算制御装置２１と、デジタル信号処理装置
（ＤＳＰ、以下、信号処理装置と略する）２２とを含ん
で構成される１演算制御装置２１には、送信用バッファ
レジスタ２３と受信用バッファレジスタ２４とが含まれ
、これらのバッファレジスタ２３．２４は演算制御装置
２１に含まれるアドレスバスやデータバスと接続され、
データのアクセスが行われる。これらバッファレジスタ
２３．２４には、送信用レジスタ２５および受信用レジ
スタ２６が接続される。

信号処理装置２２には、たとえば４ビツトのコマンドレ
ジスタ２７と１２ビツトのアドレスレジスタ２８とが備
えられ、このレジスタ２７．２８には演算制御装置２１
の送信用レジスタ２５がら送信データＤ１が入力される
。またこのコマンドレジスタ２７の内容はコマンドデコ
ーダ２つで解析され、信号処理装置２２内で対応する動
作が行われる。一方、レジスタ２７．２８はサイクルス
チル制御部３０に読取られ、各種演算処理のタイミング
間でアドレスバス３１にアドレスデータの送受を行う。

また信号処理装置２２には、前記送信データＤ１に含ま
れる転送されるべきデータ本体が格納されるたとえば２
４ビツトのデータレジスタ３２が備えられる。当該デー
タレジスタ３２が演算制御装置２１に対する送信用およ
び受信用に兼用できることが、本件実施例の目的である
。前記レジスタ２７．２８およびデータレジスタ３２に
は、演算制御装Ｗ２１から発生されるクロック信号ＣＫ
が、切換え手段である切換えスイッチ３３を介して、後
述するように切換えて入力される。

また演算制御装置２１から出力される後述するようなラ
ッチ制御信号ＬＣは、信号処理装置２２に備えられるデ
ータラッチ制御部３４に入力され、これに対応してデー
タラッチ制御部３４は、切換えスイッチ３３の切換え態
様および、レジスタ２７．２８．’３２におけるデータ
ラッチ動作をそれぞれ制御する。データレジスタ３２の
内容は、データバス３５を介してアドレスバス３１に供
給されるアドレスデータによって、たとえばランダムア
クセスメモリなどによって実現されるメモリ３６に書込
まれ、またその内容が読出される。

第２図は第１図示の構成例において行われる書込み動作
を説明するタイミングチャートである。

第２図を併せて参照して、本実施例の書込み動作につい
て説明する。第２図の時刻ｔ１で演算制御装置２１は、
チップセレクト信号Ｃ８を第２図（１）に示すようにロ
ーレベルに切換え、信号処理装置２２を選択する。信号
処理装置２２は、転送制御信号ＴＥをローレベルに切換
え、演算制御装置２１と信号処理装置２２との間のデー
タ軌溝゛を可能にする。このとき、データラッチ制御部
３４もリセットされ、これにより切換えスイッチ３３は
レジスタ２７．２８側に切換えられる。

この後、第２図（４）に示すように送信データＤ１とし
て書込み命−令を意味するコマンドデータとデータ本体
の書込み先を指示するアドレスデータとが演算制御装置
２１から入力されるクロック信号ＣＫに基づいて、コマ
ンドレジスタ２７およびアドレスレジスタ２８に転送さ
れる。転送が開始されると、ラッチ制御信号ＬＣを第２
図（３）に示すように、ローレベルに設定する。さらに
、この転送が終了した時刻ｔ２で、第２図（３）に示す
ようにラッチ制御信号ＬＣをハイレベルにする。このタ
イミングで前記コマンドデータおよびアドレスデータは
コマンドレジスタ２７およびアドレスレジスタ２８にラ
ッチされる。これと同時にデータラッチ制御部により切
換えスイッチ３３はデータレジスタ３２側に切換えられ
る。次に、引続いて第２図（２）に示すように、転送制
御信号ＴＥがハイレベルとなり、転送禁止状態となる。

次に、時刻ｔ３で転送制御信号ＴＥがローレベルとなり
、再び転送可能状態となり、第２図（４）に示すように
アドレスレジスタ２８に記憶されているアドレスに記憶
すべきデータ本体が、信号処理装置２２へ転送される。

演算制御装置２１はクロック信号ＣＫを出力し、データ
本体をデータレジスタ３２に転送してゆく。同時にラッ
チ制御信号ＬＣをローレベルとする。このラッチ動作が
終了すると、ラッチ制御信号ＬＣをハイレベルにし、切
換えスイッチ３３は再びレジスタ２７．２８側に切換わ
る。

引続いて転送制御信号ＴＥがハイレベルとなり、転送禁
止状態となる。この後、チップセレクト信号Ｃ８がハイ
レベルとなり、書込み動作は終了する。

第３図は第１図示の構成例において演算制御装置２１に
よる信号処理装置２２からのデータの読出し処理を説明
するタイミングチャートである。

第３図を併せて参照して、読出し処理について説明する
。本構成例において読出し処理を行おうとする場合、ま
ず第３図（１）に示すように時刻ｔ５でチップセレクト
信号Ｃ８をローレベルにし、信号処理装置２２を選択す
る。次に、転送制御信号ＴＥがローレベルになり、演算
制御装置２１と信号処理装置２２との間でのデータ転送
が可能な状態になる。演算制御装置２１からは第３図（
４）に示ずように読出し命令を示すコマンドデータと、
読出すべきデータが格納されている信号処理装置２２の
たとえばメモリ３６のアドレスを指示するアドレスデー
タとを、信号処理装置２２に転送する。これと同時にラ
ッチ制御信号ＬＣをローレベルに設定する。

このとき第２図の場合と同様に、チップセレクト信号Ｃ
８の立上りにより、ラッチ制御信号がリセットされるの
で、切換えスイッチ３３はレジスタ２７．２８側に切換
えられている。こうして送信データＤ１であるコマンド
データとアドレスデータとはコマンドレジスタ２７およ
びアドレスレジスタ２８に書込まれる。このレジスタ２
７，２８の内容は、第３図の時刻上６でラッチ制御信号
ＬＣがハイレベルとなるタイミングでコマンドレジスタ
２７およびアドレスレジスタ２８にラッチされる。この
とき、切換えスイッチ３３は、レジスタ３２側に切換え
られる。

次に、ラッチされたアドレス内容がサイクルスチル制御
部３０でデコードされ、信号処理装置２２に備えられる
たとえばメモリ３６の当該アドレスのデータを読出し、
データレジスタ３２に格納する。このような格納が行わ
れた後の時刻ｔ７において、転送制御信号ＴＥはローレ
ベルとなる。

これ以降、第３図（５）に示すように演算制御装置２１
からのクロック信号ＣＫに基づいてデータレジスタ３２
に格納されていたデータが読出され演算制御装置２１の
受信データＤ２として記憶される。

このようにデータの送信が終了すると、第２図の場合と
同様にラッチ制御信号ＬＣがハイレベルとなり、続いて
転送制御信号ＴＥおよびチップセレクト信号Ｃ８がそれ
ぞれハイレベルとなり、読出し処理は終了する。

以上の書込み処理および読出し処理において、第２図の
時刻ｔ３以降に書込まれるデータがたとえば２４ビツト
である場合、この書込み動作に要する時間は従来例と同
様にほぼ７５３μｓであることが、本件発明者によって
計算されている。

一方、信号処理装置２２からデータを読出す場合には、
第３図を参照して説明したように、読出すべきデータの
アドレスを転送するが、この場合も必要な時間は従来例
と同様にほぼ７５３μｓであることが確認されている。

以上述べたように、第１図に示した構成例によって本件
実施例は従来技術で述べた構成の動作と同様の動作を達
成することができる。このとき本実施例では、データレ
ジスタ３２を受信用と送信用とに兼用しており、これに
より転送関係の構成は第４図の従来技術として比較して
３０％程度削減できることが確認されている。また転送
されるデータ長は、読出し、書込み処理ともにたとえば
４０ビツト（５バイト）で良いので、転送時間はデータ
読出し動作時において、従来技術と比較し３６％程度短
縮することができることが確認されている。

なお、ここでは第１および第２記憶手段に与えるタロツ
クを切換えることによって、制御装置から出力される各
データの入力光を切換える例を示したが、第１および第
２記憶手段へのデータ転送路自体を切換えるようにして
もよい。

ただし、この場合には規定個数のデータが入力された時
点で、直ちにデータを取込むように構成する必要があり
、ハード構成が複雑になるとともに、データを取込む時
期が規定されるという欠点が生じる。

また本例ては、外部クロックに同期する同期通信の例を
示したが、内部で生成したクロック等による非同期通信
（調歩同期通信）等に対しても適用可能である。

効　　果 以上のように本発明によれば、簡便な構成によって高効
率のデータ転送が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本構成例の書込み動作を説明するタイミングチャ
ート、第３図は本実施例の読出し動作を説明するための
タイミングチャート、第４図は典型的な従来技術の構成
例を示すブロック図、第５図は従来技術における書込み
動作を説明するタイミングチャート、第６図は従来技術
における読出し動作を説明するタイミングチャート、第
７図は従来技術における書込み動作／読出し動作の所要
時間を説明するタイミングチャートである。 ２１・・・演算制御装置、２２・・・信号処理装置、２
７・・・コマンドレジスタ、２８・・・アドレスレジス
タ、２９・・・コマンドデコーダ、３０・・・サイクル
スチル制御部、３３・・・切換えスイッチ、３４・・・
データラッチ制御部、３６・・メモリ、Ｃ８・・・チッ
プセレクト信号、ＬＣ・・・ラッチ制御信号、ＴＥ・・
・転送制御信号 代理人　　弁理士　画数　圭一部

Claims (3)

【特許請求の範囲】
1. （１）制御装置との間で相互にシリアルデータを転送す
   るデータ転送装置であつて、 制御装置から転送されるコマンドデータとアドレスデー
   タとの少なくとも一方を格納する第１記憶手段と、 制御装置との間で転送されるべきデータ本体を格納する
   第２記憶手段と、 制御装置から転送される上記各データを上記第１記憶手
   段または第２記憶手段のいずれかに切換えて入力する切
   換え手段とを含むことを特徴とするデータ転送装置。
2. （２）上記第２記憶手段は、制御装置から受信されるデ
   ータ本体および制御装置に送信されるデータ本体を選択
   的に格納する書込み／読出し兼用であることを特徴とす
   る特許請求の範囲第１項記載のデータ転送装置。
3. （３）上記切換え手段は、制御装置から入力されるラッ
   チ信号に応じて、制御装置から入力されるクロック信号
   を上記第１記憶手段または第２記憶手段のいずれかに切
   換えて出力することを特徴とする特許請求の範囲第１項
   記載のデータ転送装置。