JPH01258054A - 記憶装置のアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 大容量の記憶装置をアクセスできる中央制御装置により
、実装された小容量の記憶装置をアクセスする記憶装置
のアクセス制御方式に関し、何らかの原因により未実装
の記憶部をアクセスする拡張アドレスが記憶装置に加え
られた時に、アドレスエラーとして検出できるようにす
ることを目的とし、 中央制御装置のアドレス発生部からの拡張アドレスを含
むアドレスと、アドレスバスパリティ生成部で前記アド
レスを基に生成したアドレスバスパリティとをアドレス
バスに送出し、記憶装置のパリティチェック部により前
記アドレスバス上のアドレスエラーの有無を検出する記
憶装置のアクセス制御方式に於いて、前記拡張アドレス
によりアクセスされる記憶部が未実装の記憶装置に拡張
アドレスデコーダを設け、前記アドレスバス上の前記拡
張アドレスを前記拡張アドレスデコーダによりデコード
して、前記アドレスバス上のアドレスバスパリティをパ
リティエラーとなるように制御して前記パリティチェッ
ク部に加え、拡張アドレスによりアクセスされる記憶部
が未実装の記憶装置に拡張アドレスが加えられた時にア
ドレスエラーが検出されるように制御する構成とした。

〔産業上の利用分野〕

本発明は、大容量の記憶装置をアクセスできる中央制御
装置により、実装された小容量の記憶装置をアクセスす
る記憶装置のアクセス制御方式に関するものである。

将来のシステム拡張を考慮して、大容量の記憶装置をア
クセスできるようなアドレスを出力する構成の中央制御
装置を用いてシステムを構築する場合がある。例えば、
電子交換機に於いて、現在の収容加入者数は少ないが、
将来、増加する予定がある場合に、最大収容加入者数に
対応した記憶容量の記憶装置をアクセスできる中央制御
装置を用いて構成することになる。このようなシステム
に於いては、拡張するまでは小容量の記憶装置で済むこ
とになり、拡張アドレスを使用する必要がないことにな
るが、何らかの原因により拡張アドレスがアドレスバス
に送出された時に、誤動作しないことが必要である。

〔従来の技術〕

中央制御装置と記憶装置とをバスで接続し、各種の情報
処理を行うシステムに於いて、中央制御装置から記憶装
置をアクセスするアドレスのエラーを検出する為に、パ
リティチェックが行われている。例えば、第５図に示す
ように、中央制御装置３１のアドレス発生部３２から記
憶装置３５のアドレスを発生し、アドレスバスパリティ
生成部３３に於いてアドレスバスパリティを生成し、ア
ドレスバス３４にアドレスと共に送出し、記憶装置３５
に於いては、パリティチェック部３６に於いてアドレス
のパリティをチエツクし、アドレスエラーの有無を検出
するものである。

アドレスエラーが検出されると、記憶装置３５はそのア
ドレスを無効とし、データの読出し又は書込みの動作を
行わないもので、その時のエラー発生を中央制御装置３
１に通知するシステムや無応答とするシステム等がある
。

又中央制御装置３１のアドレス発生部３２からのアドレ
スビット幅を、将来の拡張性を考慮して大きくし、アド
レスバス３４もそれに対応した構成とするシステムがあ
り、その場合に、記憶装置は、システムとして必要な記
憶容量分だけ実装する構成と、拡張システムで使用する
予定の記憶容量を予め実装しておく構成とがある。

又半導体技術の進歩により、パリティチェック部３６を
含めて記憶装置３５は集積回路化されているのが一般的
であり、従って、記憶容量を増加する場合も容易となる
。

〔発明が解決しようとする課題〕

中央制御装置３１のアドレス発生部３２からのアドレス
ビット幅を大きくし、システム拡張前から予めそのアド
レスビット幅でアクセスできる記憶容量の記憶装置を実
装した構成の場合は、使用しない記憶容量分を予め実装
するものであるから経済性に劣ることになる。従って、
実際に使用する記憶容量分だけを実装し、システム拡張
時に追加実装する構成とすることにより、経済的な構成
となる。

その場合、実際に実装されている記憶装置をアクセスす
るアドレスビット幅は、アドレス発生部３２からのアド
レスビット幅に比較して小さいものであり、パリティチ
ェック部３６は、記憶装置３５をアクセスするビット数
についてパリティチェックを行う構成であるから、何ら
かの原因により拡張アドレス、即ち、アドレス発生部３
２からのアドレスの中、記憶装置のアドレスより上位の
ビットが使用された場合、そのアドレスを基にアドレス
バスパリティ生成部３３でアドレスバスパリティが生成
されるので、拡張アドレスビットの“１”が偶数の場合
は、パリティチェック部３６に於いてはアドレスエラー
は検出されないが、奇数の場合はアドレスエラーが検出
されることになる。そして、拡張アドレスビットを除く
アドレスにより記憶装置がアクセスされてデータが読出
された場合、正しいアドレスにより読出されたデータで
はないので、中央制御装置３１が誤動作することになる
。又データを書込む場合は、正しくないアドレスにデー
タが書込まれて、前に書込まれていたデータが破壊され
ることになる。

そこで、システム拡張前は、小規模システムに対応した
アドレスビット幅のアドレス発生部３２及びアドレスバ
スパリティ生成部３３を設ければ良いことになるが、中
央制御装置３１に於いても集積回路化されていることに
より、記憶装置３５の記憶容量規模に対応した構成に交
換することは不可能であり、且つ交換することはシステ
ム拡張を前提としたものではなくなる。

本発明は、何らかの原因により未実装の記憶部をアクセ
スする拡張アドレスが記憶装置に加えられた時に、アド
レスエラーとして検出できるようにすることを目的とす
るものである。

〔課題を解決するための手段〕

本発明の記憶装置のアクセス制御方式は、拡張アドレス
のデコード結果に対応してアドレスバスパリティを反転
するか否か制御するものであり、以下第１図を参照して
説明する。

中央制御装置１のアドレス発生部２からの拡張アドレス
を含むアドレスと、アドレスバスパリティ生成部３で前
記アドレスを基に生成したアドレスバスパリティとをア
ドレスバス４に送出し、記憶装置５のパリティチェック
部６によりアドレスバス４上のアドレスエラーの有無を
検出する記憶装置のアクセス制御方式に於いて、拡張ア
ドレスによりアクセスされる記憶部が未実装の記憶装置
５に、拡張アドレスデコーダ７を設けて、アドレスバス
４上の拡張アドレスを拡張アドレスデコーダ７によりデ
コードし、アドレスバス４上のアドレスバスパリティを
パリティエラーとなるように制御して、このアドレスバ
スパリティをパリティチエ７り部６に加え、拡張アドレ
スによりアクセスされる記憶部が未実装の記憶装置５に
拡張アドレスが加えられた時にアドレスエラーが検出さ
れるように制御するものである。

〔作用〕

拡張アドレスデコーダ７は、拡張アドレスビットの“１
“の奇偶を判定し、拡張アドレスビットの“１”が偶数
の場合に、アドレスバスパリティを反転して出力し、奇
数の場合に、アドレスバスパリティをそのまま出力する
。それによって、パリティエラーとなり、パリティチェ
ック部６ではアドレスエラーとして検出するから、拡張
アドレスによる記憶装置５のアクセスを禁止し、誤動作
を防止することができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例の要部ブロック図であり、１１
は中央制御装置、１２はアドレス発生部、１３はアドレ
スバスパリティ生成部、１４はアドレスバス、１５は記
憶装置、１６はパリティチェック部、１７は拡張アドレ
スデコーダ、１８はデータ転送部、１９はデータバス、
２０は制御部、２１は記憶部である。

アドレス発生部１２及びアドレスバスパリティ生成部１
３は、中央制御装置１１の図示を省略した演算部や内部
記憶装置等を用いた機能により実現されるものであり、
アドレス発生部１２からｍビットのアドレスが送出され
、このｍビットのアドレスを基にアドレスバスパリティ
生成部１３から１ビツトのアドレスバスパリティｐが送
出される。又記憶装置１５の記憶部２１は、システム拡
張前の記憶容量を有し、従って、ｎ　（ｎ＜ｍ）ビット
のアドレスでアクセスされる。

アドレスバス１４は（ｍ＋１）ビットの幅を有し、拡張
アドレスデコーダ１７は、拡張アドレスビット　（ｍ−
ｎ）とアドレスバスパリティｐとが加えられ、拡張アド
レスを使用した時のデコード結果に応じてアドレスバス
パリティｐを反転するか否か制御された擬似アドレスバ
スパリティｐｓを出力する。パリティチェック部１６は
、記憶部２１をアクセスするｎビットのアドレスと、拡
張アドレスデコーダ１７からの擬似アドレスバスパリテ
ィｐｓとが加えられ、この擬似アドレスバスパリティｐ
ｓを用いてｎビットのアドレスのパリティチェックを行
い、パリティエラーによりアドレスエラーが検出される
と、エラー検出信号ｅｒを制御部２０に加える。

制御部２０は、記憶部２１のアクセス制御を行うもので
、ｎビットのアドレスが加えられ、パリティチェック部
１６からエラー検出信号ｅｒが加えられた時には、その
アドレスを無効として記憶部２１のアクセスを禁止する
。

拡張アドレスデコーダ１７は、拡張アドレスが使用され
ていない時、アドレスバスパリティｐをそのまま擬似ア
ドレスバスパリティｐｓとし°Ｃ出力する。この場合、
中央制御装置１１のアドレスバスパリティ生成部１３で
は、ｎビットのアドレスを基にアドレスバスパリティを
生成したことになり、パリティチエ７り部１６では、ア
ドレスバス１４に於ける転送エラーがなければパリティ
エラーが生じないのでエラー検出信号ｅｒは出力されな
い。

従って、制御部２０でｎビットのアドレスがデコードさ
れて記憶部２１のアクセスが行われ、データ読出しの場
合は、読出されたデータが制御部２０を介してデータバ
ス１９に送出され、中央制御装置１１のデータ転送部１
８に転送される。又データ書込みの場合は、データ転送
部１８からデータバス１９にデータが送出され、制御部
２０を介して記憶部２１に加えられて書込まれる。

記憶部２１に対するアクセス終了により、制御部２０か
ら中央制御装置１１にアクセス終了信号が制御バスを介
して転送され、中央制御装置１１は次の処理に移行する
ことになる。

アドレスバスパリティ生成部１３は、前述のように、拡
張アドレスを含むｍビットのアドレスを基にアドレスバ
スパリティｐを生成するもので、拡張アドレスを使用し
た時には、ｎビットのアドレスを基に生成したアドレス
バスパリティとは異なり、拡張アドレスのパターンによ
り影響を受けるものとなる。又記憶装置１５のパリティ
チェック部１６は、ｎビットのアドレスを基にパリティ
チェックを行うものであるから、拡張アドレスを使用し
た時には、パリティエラーとして検出できる場合とでき
ない場合とが生じる。

そこで、拡張アドレスデコーダ１７では、拡張アドレス
ピッｌ−（ｍ−ｎ）の“１”が奇数の場合に、アドレス
バスパリティｐをそのまま擬似アドレスバスパリティｐ
ｓとして出力し、偶数の場合に、アドレスバスパリティ
ｐを反転して擬似アドレスバスパリティｐｓとして出力
する。即ち、拡張アドレスビットの“１”の数が奇数で
あれば、奇偶何れのパリティ方式に於いても、ｎビー／
　）のアドレスから生成したアドレスバスパリティを反
転する必要があり、偶数であれば反転する必要がないこ
とになるが、拡張アドレスデコーダ１７に於いては、こ
の関係を逆に利用し、拡張アドレスを使用した時には、
パリティエラーが生じるように擬似アドレスバスパリテ
ィｐｓを制御するものである。

従って、拡張アドレスを使用した時には、パリティチェ
ック部１６からエラー検出信号ｅｒが出力されて制御部
２０に加えられることになる。それにより、制御部２０
はｎビットのアドレスを無効として記憶部２１のアクセ
スを禁止する。従って、実装されていない記憶部２１を
アクセスする拡張アドレスがアドレスバス１４に送出さ
れた時に、そのアクセスを禁止するから、誤りのデータ
が読出されることはなく、又誤ったアドレスへデータが
書込まれることがなくなる。この場合、制御部２０から
中央制御装置１１に対してアクセス終了信号が転送され
ないことになり、中央制御装置１１は、記憶装置１５に
対するアクセス開始からのタイムアウトにより、例外処
理等を実行することになる。

第３図は本発明の実施例の拡張アドレスデコーダのブロ
ック図であり、２３は拡張アドレスビットの中の１”が
偶数であるか否か検出する偶数検出回路、２４はオア回
路、２５はアンド回路、２６は排他的オア回路である。

拡張アドレスが使用されない時は、拡張アドレスピンド
は総て“Ｏ”であり、従って、アンド回路２５の出力信
号は“０”であるから、排他的オア回路２６の出力信号
の擬似アドレスバスパリティｐｓは、アドレスバスパリ
ティｐがそのまま出力されるものとなる。

又拡張アドレスが使用された時に、拡張アドレスビット
の“ｌ”が奇数個であると、偶数検出回路２３の出力信
号は“０”となり、アドレスバスパリティｐはそのまま
排他的オア回路２６から擬似アドレスバスパリティｐｓ
として出力される。

又拡張アドレスビットの“ｌ“が偶数個であると、偶数
検出回路２３の出力信号は“１”となり、アンド回路２
５の出力信号も“１”となるから、アドレスバスパリテ
ィｐは排他的オア回路２６により反転されて擬似アドレ
スバスパリティｐｓとして出力される。

第４図は本発明の実施例の拡張アドレスデコーダの具体
的論理回路であり、ｍ−２４、ｎ＝２２とした場合を示
し、２７はアンド回路、２８は排他的オア回路である。

アドレス発生部１２からのｍビットのアドレスＡＯＯ〜
Ａ２３を基にアドレスバスパリティ生成部１３に於いて
アドレスバスパリティｐが生成され、そのアドレスバス
パリティｐは排他的オア回路２８に加えられ、又ｍビッ
トのアドレスＡＯＯ〜２３からｎピントのアドレスＡＯ
Ｏ−Ａ２１を除いた拡張アドレスビットＡ２２、Ａ２３
はアンド回路２７に加えられる。

この拡張アト１／スピットＡ２２．Ａ２３が２ビツト共
“１”の場合は、アンド回路２７の出力信号が“１′と
なり、排他的オア回路２８によりアドレスバスパリティ
ｐは反転されて擬似アドレスバスパリティｐｓとなり、
又拡張アドレスビットＡ２２．Ａ２３の何れか一方が“
１”の場合、或いは両方が“０”　（拡張アドレスを使
用しない時）は、アンド回路２７の出力信号は０”であ
るから、アドレスバスパリティｐはそのまま擬似アドレ
スバスパリティｐｓとして出力される。

拡張アドレスデコーダＩ７を除いた構成の記憶装置が集
積回路化されている場合、即ち、従来例ノ構成に於いて
、簡単な構成の拡張アドレスデコーダ１７を付加するだ
けで、システム拡張前の小容量の記憶装置を実装してア
クセスし、拡張アドレスが使用された時に、容易にエラ
ー検出を行うことができる。又システム拡張によってｍ
ビットのアドレスによりアクセスできる記憶装置を実装
した場合は、拡張アドレスデコーダ１７を取り外すこと
になる。

〔発明の効果〕

以上説明したように、本発明は、拡張アドレスによりア
クセスされる記憶装置が未実装の場合、拡張アドレスデ
コーダ７を設けて、拡張アドレスが使用された時に、そ
のデコード結果によりアドレスバスパリティを反転する
か否か制御し、パリティチェック部６に於いてパリティ
エラーとして検出できるようにしたものであり、従って
、何らかの原因により未実装の記憶装置へのアクセスを
行う拡張アドレスが送出された時に、アドレスエラーと
して検出し、記憶装置へのアクセスを禁止できるから、
中央制御装置ｌの誤動作を防止することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
の要部ブロック図、第３図は本発明の実施例の拡張アド
レスデコーダのブロック図、第４図は本発明の実施例の
拡張アドレスデコーダの具体的論理回路、第５図は従来
例の説明図である。 ｌは中央制御装置、２はアドレス発生部、３はアドレス
バスパリティ生成部、４はアドレスバス、５は記憶装置
、６はパリティチェック部、７は拡張アドレスデコーダ
である。

Claims (1)

1. 【特許請求の範囲】 中央制御装置（１）のアドレス発生部（２）からの拡張
   アドレスを含むアドレスと、アドレスバスパリティ生成
   部（３）で前記アドレスを基に生成したアドレスバスパ
   リテイとをアドレスバス（４）に送出し、記憶装置（５
   ）のパリテイチェック部（６）により前記アドレスバス
   （４）上のアドレスエラーの有無を検出する記憶装置の
   アクセス制御方式に於いて、 前記拡張アドレスによりアクセスされる記憶部が未実装
   の記憶装置（５）に、拡張アドレスデコーダ（７）を設
   け、 前記アドレスバス（４）上の前記拡張アドレスを前記拡
   張アドレスデコーダ（７）によりデコードして、前記ア
   ドレスバス（４）上のアドレスバスバリヤーをパリテイ
   エラーとなるように制御して前記パリテイチェック部（
   ６）に加え、拡張アドレスによりアクセスされる記憶部
   が未実装の記憶装置（５）に拡張アドレスが加えられた
   時にアドレスエラーが検出されるように制御することを
   特徴とする記憶装置のアクセス制御方式。