JPH01309159A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
- Publication number
- JPH01309159A JPH01309159A JP63140301A JP14030188A JPH01309159A JP H01309159 A JPH01309159 A JP H01309159A JP 63140301 A JP63140301 A JP 63140301A JP 14030188 A JP14030188 A JP 14030188A JP H01309159 A JPH01309159 A JP H01309159A
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- JP
- Japan
- Prior art keywords
- address
- write
- circuit
- addresses
- memory
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- Debugging And Monitoring (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の書き込み可能ポートを有するマルチポートメモリ
に関し。
に関し。
各ポートの書き込みアドレスが衝突した際の誤動作を、
メモリ内部の機能で防止する手段を提供することを目的
とし。
メモリ内部の機能で防止する手段を提供することを目的
とし。
各ポートに入力される書き込みアドレス信号を互い２こ
比較し、−敗を検出したときに検出信号を発生するアド
レス一致検出回路と、上記検出信号に基づいてメモリセ
ル外部へ書き込みアドレス−敗を警告する警告信号発生
回路と、アドレスが一致した一部または全部のポートに
対する書き込み要求を無効化する書き込み要求無効化回
路とを備え、同一アドレスに対する書き込みの衝突を防
止するように構成する。
比較し、−敗を検出したときに検出信号を発生するアド
レス一致検出回路と、上記検出信号に基づいてメモリセ
ル外部へ書き込みアドレス−敗を警告する警告信号発生
回路と、アドレスが一致した一部または全部のポートに
対する書き込み要求を無効化する書き込み要求無効化回
路とを備え、同一アドレスに対する書き込みの衝突を防
止するように構成する。
本発明は１例えばＣＰＵの内部記憶やマルチプロセッサ
システムの共有記憶等に用いられる複数の書き込み可能
ポートを有するマルチポートメモリに関する。
システムの共有記憶等に用いられる複数の書き込み可能
ポートを有するマルチポートメモリに関する。
近年、各種計算機技術の発達により、比較的小規模な計
算機においてもパイプライン制御やマルチプロセッサ処
理などが行われるようになった。
算機においてもパイプライン制御やマルチプロセッサ処
理などが行われるようになった。
これらの処理においては、いずれも同時に複数の処理が
進むため、共有の記憶装置に対する同時アクセス要求の
衝突が発生することは必然となる。
進むため、共有の記憶装置に対する同時アクセス要求の
衝突が発生することは必然となる。
このような場合に用いられる解決法として、マルチボー
トメモリの使用が挙げられる。
トメモリの使用が挙げられる。
マルチボートメモリは７複数のポートから異なるアドレ
スを同時に指定し、読み出し／書き込みが可能であり、
実際にＣＰＵの内部記憶やマルチプロセッサシステムの
共有記憶等に用いられている。しかし、このマルチボー
トメモリにも問題がある。それは同時に同じアドレスに
対して書き込み動作を行った場合、メモリの内容が保証
されないことであり、最悪の場合、メモリ自体が破壊さ
れてしまうことである。
スを同時に指定し、読み出し／書き込みが可能であり、
実際にＣＰＵの内部記憶やマルチプロセッサシステムの
共有記憶等に用いられている。しかし、このマルチボー
トメモリにも問題がある。それは同時に同じアドレスに
対して書き込み動作を行った場合、メモリの内容が保証
されないことであり、最悪の場合、メモリ自体が破壊さ
れてしまうことである。
現在のところ、外部のハードウェアまたはソフトウェア
で対処しているが、処理時間や回路／配線スペース等の
負担となっており、この問題に対する効果的な解決手段
が求められている。
で対処しているが、処理時間や回路／配線スペース等の
負担となっており、この問題に対する効果的な解決手段
が求められている。
［従来の技術〕
従来のマルチボートメモリの例として、２ポ一トスタテ
イツクＲＡＭのブロック図を、第７図に示す。便宜上、
ここでは２つのポートをそれぞれＡポート Ｂボートと
呼ぶことにする。
イツクＲＡＭのブロック図を、第７図に示す。便宜上、
ここでは２つのポートをそれぞれＡポート Ｂボートと
呼ぶことにする。
第７図において、１６はメモリセルアレイ、１７ＡはＡ
何人出力アンプ、１７ＢはＢ個人出力アンプ、２０Ａは
Ａボート側アドレスレジスタ、２０ＢはＢボート側アド
レスレジスタ、２１ＡはＡポート側列デコーダ、２１Ｂ
はＢポート側列デコーダ、２２ＡはＡポート側行デコー
ダ、２２ＢはＢボート側行デコーダ、２３はクロックハ
ソファを表す。
何人出力アンプ、１７ＢはＢ個人出力アンプ、２０Ａは
Ａボート側アドレスレジスタ、２０ＢはＢボート側アド
レスレジスタ、２１ＡはＡポート側列デコーダ、２１Ｂ
はＢポート側列デコーダ、２２ＡはＡポート側行デコー
ダ、２２ＢはＢボート側行デコーダ、２３はクロックハ
ソファを表す。
メモリセルアレイ１６における１ビット分のメモリセル
（ＣＭＯ３を想定）は１例えば第８回に示すような回路
によって構成される。
（ＣＭＯ３を想定）は１例えば第８回に示すような回路
によって構成される。
第９図は、第７図に示すメモリの代表的な入出力信号の
タイミングチャートを示している。この第９図に示すタ
イミングチャートに従って、第７図に示すメモリの動作
を説明する。
タイミングチャートを示している。この第９図に示すタ
イミングチャートに従って、第７図に示すメモリの動作
を説明する。
クロ・ツクは両ボートに共通であり、ＣＬＫで示されて
いる。Ａポートのアドレス信号ＡＤＡｎと。
いる。Ａポートのアドレス信号ＡＤＡｎと。
Ｂポートのアドレス信号ＡＤＢｎとは、共に読み書き双
方に使用される。そして、クロックＣＬＫがＨｉｇｈの
期間に読み出し動作が行われ、クロックＣＬＫがＬｏｗ
の期間に書き込み動作が行われる。
方に使用される。そして、クロックＣＬＫがＨｉｇｈの
期間に読み出し動作が行われ、クロックＣＬＫがＬｏｗ
の期間に書き込み動作が行われる。
ＸＷＥＡとＸＷＥＢは、それぞれポートの書き込み可能
信号であり、この信号がＬｏ−の場合に、書き込み動作
が行われる。ＤＩＮ−Ａ、ＤＩＮ−Ｂは、それぞれＡポ
ート側、Ｂボート側のデータ信号である。
信号であり、この信号がＬｏ−の場合に、書き込み動作
が行われる。ＤＩＮ−Ａ、ＤＩＮ−Ｂは、それぞれＡポ
ート側、Ｂボート側のデータ信号である。
第９図に示す第１７エーズ（ｐｈａｓｅｌ）では、Ａボ
ート側はアドレス■の内容を読み出し、Ｂポート側はア
ドレス■の内容を読み出す。ＸＷＥＡ、ＸＷＥＢがＩｌ
ｉｇｈであるので、書き込みは行われない。
ート側はアドレス■の内容を読み出し、Ｂポート側はア
ドレス■の内容を読み出す。ＸＷＥＡ、ＸＷＥＢがＩｌ
ｉｇｈであるので、書き込みは行われない。
第２フエーズ（ｐｈａｓｅ２）では、Ａポート側は、ア
ドレス■の内容を読み出した後に、アドレス■にデータ
■を書き込み、Ｂポート側は、アドレス■の内容を読み
出し、書き込みを行わない。
ドレス■の内容を読み出した後に、アドレス■にデータ
■を書き込み、Ｂポート側は、アドレス■の内容を読み
出し、書き込みを行わない。
第３フエーズ（ｐｈａｓｅ３）では、Ａボート側は、ア
ドレス■の内容を読み出し、書き込みは行わず。
ドレス■の内容を読み出し、書き込みは行わず。
Ｂポート側は、アドレス■の内容を読み出した後に、ア
ドレス■にデータ［相］を書き込む。
ドレス■にデータ［相］を書き込む。
第４フエーズ（ｐｈａｓｅ４）では、Ａボート側は、ア
ドレス■の内容を読み出した後に、アドレス■にデータ
０を書き込み、Ｂポート側は、アドレス■の内容を読み
出した後に、アドレス■にデータ＠を書き込む。
ドレス■の内容を読み出した後に、アドレス■にデータ
０を書き込み、Ｂポート側は、アドレス■の内容を読み
出した後に、アドレス■にデータ＠を書き込む。
第４フエーズのように、同時書き込みに際して。
同一アドレスを指定した場合、第８図に示したメモリセ
ルにおけるＷＷ Ｌ Ａ （Ｗｒｉｔｅ Ｗｏｒｄ Ｌ
ｉｎｅ Ａ）と、 ＷＷ Ｌ Ｂ （Ｗｒｉｔｅ Ｗｏ
ｒｄ Ｌｉｎｅ Ｂ）とが共に旧ｇｈとなり、 ＷＧ
Ａ （Ｗｒｉｔｅ Ｇａｔｅ Ａ） とＷ Ｇ Ｂ
（Ｗｒｉ ｔｅＧａｔｅ Ｂ）の両方が開く、このとき
１両ボートからの書き込みデータが異なれば、ランチは
安定することがなく、結果としてメモリ内容が不定にな
るか、最悪の場合には２貫通電流によって、メモリセル
が破壊される。
ルにおけるＷＷ Ｌ Ａ （Ｗｒｉｔｅ Ｗｏｒｄ Ｌ
ｉｎｅ Ａ）と、 ＷＷ Ｌ Ｂ （Ｗｒｉｔｅ Ｗｏ
ｒｄ Ｌｉｎｅ Ｂ）とが共に旧ｇｈとなり、 ＷＧ
Ａ （Ｗｒｉｔｅ Ｇａｔｅ Ａ） とＷ Ｇ Ｂ
（Ｗｒｉ ｔｅＧａｔｅ Ｂ）の両方が開く、このとき
１両ボートからの書き込みデータが異なれば、ランチは
安定することがなく、結果としてメモリ内容が不定にな
るか、最悪の場合には２貫通電流によって、メモリセル
が破壊される。
このような不都合を避けるためには、メモリへアドレス
信号を送る前に、アドレスの一致をメモリ外部でチエツ
クし、場合によっては、書き込み動作を抑止する必要が
ある。これを行うため、従来、処理時間や回路／配線の
スペース等に多くの負担がかかっていた。
信号を送る前に、アドレスの一致をメモリ外部でチエツ
クし、場合によっては、書き込み動作を抑止する必要が
ある。これを行うため、従来、処理時間や回路／配線の
スペース等に多くの負担がかかっていた。
以上のように、従来、マルチポートメモリを使用する場
合、複数ポートからの同一アドレスに対する同時書き込
みによる動作不良を防ぐために。
合、複数ポートからの同一アドレスに対する同時書き込
みによる動作不良を防ぐために。
ソフトウェアまたはハードウェアによる何らかの対策が
必要となり、多くの点で負担になっていた。
必要となり、多くの点で負担になっていた。
本発明は上記問題点の解決を図り、各ポートの書き込み
アドレスが衝突した際の誤動作を、メモリ内部の機能で
防止する手段を提供することを目的としている。
アドレスが衝突した際の誤動作を、メモリ内部の機能で
防止する手段を提供することを目的としている。
第１図は本発明の原理ブロック図である。
図中、１１はアドレス一致検出回路、１２は警告信号発
生回路、１３は書き込み要求無効化回路。
生回路、１３は書き込み要求無効化回路。
１４はクロックバッファ、１５はアドレスをデコードす
るアドレスデコーダ、１６はアドレスに従ってメモリセ
ルが配列されたメモリセルアレイ。
るアドレスデコーダ、１６はアドレスに従ってメモリセ
ルが配列されたメモリセルアレイ。
１７はデータの入出力を行う入出力アンプを表す。
アドレス一致検出回路１１によって、各ポート間の書き
込みアドレスの一致を調べ、もし一致するアドレスがあ
った場合には、警告信号発生回路１２によって、メモリ
外部に、警告信号Ａｌａｒｍによる通知を行い、その旨
を知らせるとともに、書き込み要求無効化回路１３によ
って１問題となる書き込み動作を停止させる。
込みアドレスの一致を調べ、もし一致するアドレスがあ
った場合には、警告信号発生回路１２によって、メモリ
外部に、警告信号Ａｌａｒｍによる通知を行い、その旨
を知らせるとともに、書き込み要求無効化回路１３によ
って１問題となる書き込み動作を停止させる。
アドレス一致検出回路１１．警告信号発生回路１２、書
き込み要求無効化回路１３は、簡単な回路で構成できる
ので、これらを、メモリセルアレイ１６が設けられるチ
ップ内に組み込むことにより、ソフトウェアまたはハー
ドウェアによって。
き込み要求無効化回路１３は、簡単な回路で構成できる
ので、これらを、メモリセルアレイ１６が設けられるチ
ップ内に組み込むことにより、ソフトウェアまたはハー
ドウェアによって。
外部で同一アドレスに対する古き込みの抑止を行う必要
がなくなり、また回路／配線のスペース等の問題も解決
される。
がなくなり、また回路／配線のスペース等の問題も解決
される。
第２図は本発明の一実施例ブロック図、第３図は本発明
の一実施例に係るアドレス一致検出回路の例、第４図は
本発明の一実施例に係る警告信号発生回路の例、第５図
は本発明の一実施例に係る書き込み要求無効化回路の例
、第６図は本発明の一実施例によるタイミングチャート
を示す。
の一実施例に係るアドレス一致検出回路の例、第４図は
本発明の一実施例に係る警告信号発生回路の例、第５図
は本発明の一実施例に係る書き込み要求無効化回路の例
、第６図は本発明の一実施例によるタイミングチャート
を示す。
第２図は、第７図に示した従来例と同様な２ポートのス
タティックＲＡＭに対して５本発明を適用した例を示し
ている。他の種類のマルチポートメモリに対しても同様
に適用可能である。
タティックＲＡＭに対して５本発明を適用した例を示し
ている。他の種類のマルチポートメモリに対しても同様
に適用可能である。
第２図に示すアドレス一致検出回路１１は、第３図に示
すような回路によって構成される。
すような回路によって構成される。
ＡＤＡｎはＡボートからのアドレス入力、ＡＤＢｎはＢ
ボートからのアドレス入力である。このアドレス入力の
各々について、排他的論理和回路ＸＯＲを通し、この出
力がすべて０のとき、ノア回路Ｎ ＯＲによって、アド
レス−数構出信号ＣをＨｉ（Ｈｈにする。
ボートからのアドレス入力である。このアドレス入力の
各々について、排他的論理和回路ＸＯＲを通し、この出
力がすべて０のとき、ノア回路Ｎ ＯＲによって、アド
レス−数構出信号ＣをＨｉ（Ｈｈにする。
第２図に示す警告信号発生回路１２は、第４図に示すよ
うな回路によって構成される。
うな回路によって構成される。
ＸＷＥＡはＡボート測置き込み可能信号、ＸＷＥＢはＢ
ボート測置き込み可能信号、ＣＬＫはクロック、Ｃはア
ドレス一致検出回路１１から出力されたアドレス−数構
出信号、 Ａｌａｒｍは書き込みアドレス一致警告信
号である。ＸＷＥＡ、ＸＷＥＢ、ＣＬＫがすべてＬＯ−
で、アドレス−数構出信号Ｃが旧ｇｈのとき、書き込み
アドレス一致警告信号Ａｌａｒｍが旧ｇｈとなる。
ボート測置き込み可能信号、ＣＬＫはクロック、Ｃはア
ドレス一致検出回路１１から出力されたアドレス−数構
出信号、 Ａｌａｒｍは書き込みアドレス一致警告信
号である。ＸＷＥＡ、ＸＷＥＢ、ＣＬＫがすべてＬＯ−
で、アドレス−数構出信号Ｃが旧ｇｈのとき、書き込み
アドレス一致警告信号Ａｌａｒｍが旧ｇｈとなる。
第２図に示す書き込み要求無効化回路１３は。
第５図に示すような回路によって構成される。
ＸＷＥＡはＡポート例言き込み可能信号、ＸＷＥＢはＢ
ポート例言き込み可能信号、 Ａｌａｒｍは警告信号発
生回路１２から出力される書き込みアドレス一致警告信
号である。ＸＷＥＣはＡポート側の内部書き込み可能信
号、ＸＷＥＤはＢボート側の内部書き込み可能信号であ
る。
ポート例言き込み可能信号、 Ａｌａｒｍは警告信号発
生回路１２から出力される書き込みアドレス一致警告信
号である。ＸＷＥＣはＡポート側の内部書き込み可能信
号、ＸＷＥＤはＢボート側の内部書き込み可能信号であ
る。
第２図において、Ａ、８両ボートから入力されたアドレ
ス信号は、それぞれのアドレスレジスタ２ＯＡ、２０Ｂ
に保持される。アドレスレジスタ２ＯＡ、２０Ｂの出力
は１列デコーダ２１Ａ、２１Ｂ、行デコーダ２２Ａ、２
２Ｂおよびアドレス一致検出回路１１へ送られる。
ス信号は、それぞれのアドレスレジスタ２ＯＡ、２０Ｂ
に保持される。アドレスレジスタ２ＯＡ、２０Ｂの出力
は１列デコーダ２１Ａ、２１Ｂ、行デコーダ２２Ａ、２
２Ｂおよびアドレス一致検出回路１１へ送られる。
アドレス一致検出回路１１内では、Ａ、８両ポートのア
ドレスが比較され、一致がみられた場合に、出力がｔ（
ｉｇｈになる。本実施例では、特に読み出しと書き込み
のアドレスを区別していないため。
ドレスが比較され、一致がみられた場合に、出力がｔ（
ｉｇｈになる。本実施例では、特に読み出しと書き込み
のアドレスを区別していないため。
書き込みが衝突しない場合でも、アドレスが−敗すれば
、アドレス一致検出回路１１の出力がＨｉｇｈになる。
、アドレス一致検出回路１１の出力がＨｉｇｈになる。
第６図に示すタイミングチャートでは。
第２フエーズ（ｐｈａｓｅ２）と第４フエーズ（ｐｈａ
ｓｅ４）とがこれに相当し、このとき、イ言号ＣがＨｉ
ｇｈになっている。
ｓｅ４）とがこれに相当し、このとき、イ言号ＣがＨｉ
ｇｈになっている。
警告信号発生回路１２内では、アドレス一致検出回路１
１の出力に基づいて、警告信号が作成される。この信号
は、Ａ、８両ポートのアドレスが−敗し、かつ５両ボー
トの書き込み信号がＬｏｗ 。
１の出力に基づいて、警告信号が作成される。この信号
は、Ａ、８両ポートのアドレスが−敗し、かつ５両ボー
トの書き込み信号がＬｏｗ 。
すなわち、書き込み動作を指定している状態であり、か
つ、クロックがＬｏｗ 、すなわち、書き込みのタイミ
ングにある場合にのみ旧ｇｈとなる。第６図を例とすれ
ば、第４フエーズ（ｐｈａｓｅ４）がこれに当たる。警
告信号Ａｌａｒｍが旧ｇｈになり、端子等を介して外部
への警告がなされる。
つ、クロックがＬｏｗ 、すなわち、書き込みのタイミ
ングにある場合にのみ旧ｇｈとなる。第６図を例とすれ
ば、第４フエーズ（ｐｈａｓｅ４）がこれに当たる。警
告信号Ａｌａｒｍが旧ｇｈになり、端子等を介して外部
への警告がなされる。
書き込み要求無効化回路１３は、警告信号発生回路１２
の出力信号に基づき、書き込みを抑止すべきボートの書
き込み可能信号をＨｉｇｈ、すなわち。
の出力信号に基づき、書き込みを抑止すべきボートの書
き込み可能信号をＨｉｇｈ、すなわち。
書き込みをしない状態に固定する。第６図を例とすれば
、第４フエーズ（ｐｈａｓｅ４）における信号ＸＷＥＤ
がこれに相当している。
、第４フエーズ（ｐｈａｓｅ４）における信号ＸＷＥＤ
がこれに相当している。
本実施例では、第５図に示す回路によって、Ａポートの
書き込み可能信号についてはアドレスが一致しても無効
化せず、Ｂポートの書き込み可能信号のみを無効化して
いる。すなわち、Ａボートを使用する外部回路は、他の
ボートを使用する外部回路の動作にかかわらず最優先で
処理を行うことができる構成になっている。もちろん１
両ボートの書き込み可能信号を無効化することも可能で
ある。
書き込み可能信号についてはアドレスが一致しても無効
化せず、Ｂポートの書き込み可能信号のみを無効化して
いる。すなわち、Ａボートを使用する外部回路は、他の
ボートを使用する外部回路の動作にかかわらず最優先で
処理を行うことができる構成になっている。もちろん１
両ボートの書き込み可能信号を無効化することも可能で
ある。
実際の使用例を考えると、マルチプロセッサシステムと
いっても、中央処理装置（ＣＰ Ｕ）と入出力処理装置
（ＩＯＰ）のように、処理の重要度や速度要求に大きな
差がある場合が多く、このような場合に最も処理密度の
高いＣＰＵ等を最優先で動かすことで、かなりの性能向
上が期待できる。
いっても、中央処理装置（ＣＰ Ｕ）と入出力処理装置
（ＩＯＰ）のように、処理の重要度や速度要求に大きな
差がある場合が多く、このような場合に最も処理密度の
高いＣＰＵ等を最優先で動かすことで、かなりの性能向
上が期待できる。
以上説明したように３本発明によれば、メモリ自身によ
って、書き込みアドレス衝突時の動作不良を回避するこ
とができるようになり、システムの信頼性向上、設計の
容易化、処理速度の向上などが期待できる。
って、書き込みアドレス衝突時の動作不良を回避するこ
とができるようになり、システムの信頼性向上、設計の
容易化、処理速度の向上などが期待できる。
第１図は本発明の原理ブロック図。
第２図は本発明の一実施例ブロック図。
第３図は本発明の一実施例に係るアドレス一致検出回路
の例。 第４図は本発明の一実施例に係る警告信号発生回路の例
。 第５図は本発明の一実施例に係る書き込み要求無効化回
路の例。 第６図は本発明の一実施例によるタイミングチャート。 第７図は従来のマルチボートメモリの例。 第８図は１ビット分のメモリセルの例。 第９図は従来例の代表的な入出力信号のタイミングチャ
ートを示す。 図中、１１はアドレス一致検出回路、１２は警告信号発
生回路、１３は書き込み要求無効化回路。 １４はクロックバッファ、１５はアドレスデコーダ、１
６はメモリセルアレイ、１７は入出力アンプを表す。
の例。 第４図は本発明の一実施例に係る警告信号発生回路の例
。 第５図は本発明の一実施例に係る書き込み要求無効化回
路の例。 第６図は本発明の一実施例によるタイミングチャート。 第７図は従来のマルチボートメモリの例。 第８図は１ビット分のメモリセルの例。 第９図は従来例の代表的な入出力信号のタイミングチャ
ートを示す。 図中、１１はアドレス一致検出回路、１２は警告信号発
生回路、１３は書き込み要求無効化回路。 １４はクロックバッファ、１５はアドレスデコーダ、１
６はメモリセルアレイ、１７は入出力アンプを表す。
Claims (1)
- 【特許請求の範囲】 複数の書き込み可能ポートを有するマルチポートメモリ
において、 各ポートに入力される書き込みアドレス信号を互いに比
較し、一致を検出したときに検出信号を発生するアドレ
ス一致検出回路（１１）と、上記検出信号に基づいてメ
モリセル外部へ書き込みアドレス一致を警告する警告信
号発生回路（１２）と、 アドレスが一致した一部または全部のポートに対する書
き込み要求を無効化する書き込み要求無効化回路（１３
）とを備え、 同一アドレスに対する書き込みの衝突を防止するように
したことを特徴とするマルチポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140301A JPH01309159A (ja) | 1988-06-07 | 1988-06-07 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140301A JPH01309159A (ja) | 1988-06-07 | 1988-06-07 | マルチポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01309159A true JPH01309159A (ja) | 1989-12-13 |
Family
ID=15265602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140301A Pending JPH01309159A (ja) | 1988-06-07 | 1988-06-07 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01309159A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323747A (ja) * | 1991-04-24 | 1992-11-12 | Toshiba Corp | 中央演算処理装置 |
| JPH05257861A (ja) * | 1992-03-11 | 1993-10-08 | Nec Ic Microcomput Syst Ltd | 多ポートメモリ |
| US8397034B1 (en) * | 2003-06-27 | 2013-03-12 | Cypress Semiconductor Corporation | Multi-port arbitration system and method |
-
1988
- 1988-06-07 JP JP63140301A patent/JPH01309159A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323747A (ja) * | 1991-04-24 | 1992-11-12 | Toshiba Corp | 中央演算処理装置 |
| JPH05257861A (ja) * | 1992-03-11 | 1993-10-08 | Nec Ic Microcomput Syst Ltd | 多ポートメモリ |
| US8397034B1 (en) * | 2003-06-27 | 2013-03-12 | Cypress Semiconductor Corporation | Multi-port arbitration system and method |
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