JPH01258143A - マイクロコンピュータ監視方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ウォッチドッグタイマを具備するマイクロコ
ンピュータを使用する制御装置におけるマイクロコンピ
ュータ監視方式に関するものである。

〔従来技術〕

従来このような分野の技術としては特開昭６２−１９８
９４０号公報（特願昭６１−０４１０５７号）に記載さ
れただものがあった。

第３図は上記文献番こ記載されたマイクロコンピュータ
を用いた制御装置のハードウェアの構成を示すブロック
図である。同図において、１はＣＰＵ（中央処理装置）
、２は通電時はデータを保持するＲＡＭ、３はＲＯＭ、
４はデータバス、５は入力回路、６は出力回路である。

７は前記入力回路５と出力回路６によって制御される被
制御系７である。８は電源電圧を監視し電圧が規定値以
上となった時に通電検出信号Ｓ、を出力するパワーオン
リセット回路であり、該通電検出信号Ｓ。

はオアゲート９を通してＣＰＵＩヘリセット信号として
与えられる。１０はウォッチドッグタイマ、１１はクロ
ックパルス発生器、１２は微分回路である。ウォッチド
ッグタイマ１０はオアゲート１３による出力回路６から
のセット信号Ｓ、とパワーオンリセット回路８の通電検
出信号Ｓ、との論理和信号により、所定のタイマ値がセ
ットされ、クロックパルス発生器１１からのクロックパ
ルスにより、前記タイマ値からカウントダウンを行なう
。ウォッチドッグタイマ１０のタイムアツプ信号Ｓ、は
、微分回路１２に与えられ、該微分回路１２でリセット
信号Ｓ４に変換され、オアゲート９を通してＣＰＵＩに
与えられる。

第３図に示す構成の制御装置において、電源を投入する
とパワーオンリセット回路８より、ＣＰＵ１に対して通
電検出信号Ｓ、かりセット信号として与えられる。パワ
ーオンリセット回路８が設定された時間経過後、このリ
セット信号をオフすると、ウォッチドッグタイマ１０の
カウントダウンが開始され、同時にＣＰＵＩは第２図に
示すフローチャートに従って処理を開始する。

先ず、ＲＡＭ２のアドレスａの記憶内容とデータｂ（作
動中表示）を比較する（ステップ２０１）、データｂに
は、電源投入直後に出現することのない値を設定する。

電源投入直後の場合は前記データｂとアドレスａの記憶
内容とは一致しないから、ステップ２０２へ移行する。

次に、ステップ２０２において、ＲＡＭ２のアドレスａ
にデータｂを書き込み、メインルーチンへ処理が移行す
る（ステップ２０３，２０４）。

メインルーチンでは、ウォッチドッグタイマ１０がタイ
ムアツプしないように、このタイムアツプ時間より短い
周期で出力回路６よりセット信号Ｓｌを出力しくステッ
プ２０３　）、且つ被制御系７を制御する（ステップ２
０４）。

動作中の制御装置の異常により、ウォッチドッグタイマ
１０に対して出力回路６かもセット信号Ｓｌが出力され
なくなると、ウォッチドッグタイマ１０からタイムアツ
プ信号Ｓ、が出力され、微分回路１２を通してＣＰＵＩ
ヘリセット信号として入力され、流れは始めに戻りＣＰ
ＵＩは電源投入時と同様に、第２図に示すフローチャー
トに従って処理を開始する。

先ず、ＲＡＭ２のアドレスａの内容とデータｂを比較す
る（ステップ２０１）。アドレスａの内容は、前記ステ
ップ２０２の電源投入時の処理において、アドレスａに
書き込まれたデータｂであるため、比較結果は一致し、
異常状態からの復旧処理著しくは異常状態の表示等の異
常処理を行なう（ステップ２０５　）。

〔発明が解決しようとする課題〕

しかしながら、上記従来の処理方法では、ウォッチドッ
グタイマ１０の動作確認に異常状態（ウォッチドッグタ
イマ１０のタイムアツプ）の発生を用い、リセット信号
により始めから処理が開始されるため、処理の開始が動
作確認のタイムアツプによるものか、動作確認以外の原
因のタイムアツプであるか区別がつかず動作確認にも異
常処理を実行してしまうという問題点があった。

本発明は上述の点に鑑みてなきれたもので、リセット信
号によって始めから開始きれる処理がウォッチドッグタ
イマの動作確認のためのタイムアツプによるものか、動
作確認以外の原因のタイムアツプによるものであるかの
区別がつかないという上記問題点を除去し、ウォッチド
ッグタイマの動作確認時にもメインルーチンを実行でき
る診断の容易な装置を提供することにある。

〔課題を解決するための手段〕

上記課題を解決するため本発明は、プログラムが格納さ
れたＲＯＭ、該プログラムで動作する中央演算処理装置
、被制御系との間で制御信号の入出力を行なう入出力回
路、電源投入時に中央演算処理装置にリセット信号を出
力するパワーオンリセット回路、中央演算処理装置の指
示による出力回路からの制御信号によりセット信号をタ
イムアツプ時間より短い周期で出力することによって中
央演算処理装置に対するリセット信号が出力されずセッ
ト信号の出力を停止させると中央演算処理装置に対して
リセット信号が出力されるウォッチドッグタイマを具備
するマイクロコンピュータを使用する制御装置において
、ＲＡＭを具備し、中央演算処理装置のリセット後の初
期化処理時に前記ＲＡＭの特定アドレスの内容を判断し
、動作中を示データがあれば異常処理に移り、動作中を
示すデータでなければＲＡＭの特定アドレスに動作中を
示すデータを書き込み、中央演算処理装置の初期化処理
後の制御処理中にＲＡＭの特定アドレスの内容を判断し
、動作中を示すデータであればウオッドクタイマに対し
てセット信号を出力し、動作中を示すデータがなければ
ウォッチドッグタイマセット信号を出力せず、ウォッチ
ドッグタイマ異常表示を行なう処理を実行し、且つＲＡ
Ｍの特定アドレスにウォッチドッグタイマ動作確認中を
示すデータを書きこむことを特徴とする。

〔作用〕

上記の如くマイクロコンピュータ監視方式を行なうこと
により、ＲＡＭの特定アドレスに制御装置の動作状態を
書き込むこととしたので、始めから開始される処理がウ
ォッチドッグタイマの動作確認のためのタイムアツプブ
によるものであるか、動作確認以外の原因のタイムアツ
プによるものか区別できるようになり、ウォッチドッグ
タイマの動作確認後にメインルーチンへ戻ることができ
るため、従来のように動作確認にも異常処理を実行して
しまうという問題点は除去される。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明に係るマイクロコンピュータ監視方式の
処理のフローを示すフローチャートである。なお、本発
明に係るマイクロコンピュータを親方式を適用する制御
装置のハードウェア構成は第３図のブロック図と同じで
あるから、その説明は省略する。

第１図のフローチャートにおいて、第３図の制御装置に
電源を投入し、処理がメインルーチン（ステップ１０３
〜１０５）に移行するまでの処理（ステップ１０１，１
０２）は、第２図の従来例と同一である。また、動作中
の制御装置の異常によるウォッチドッグタイマ１０のタ
イムアツプ後の処理（リセット後、ステップ１０１．ス
テップ１０６）も従来例と同一である。

正常時はメインルーチン（ステップ１０３〜１０５）の
処理が実行されいる。この場合ＲＡＭ２のアドレスａに
電源投入時に（ステップ１０２）、書き込んだデータｂ
（作動中表示）が書き込まれているため、アドレスａの
内容とデータｂを比較すると（ステップ１０３）、両者
は一致する。

これによりＷＤＴ（ウォッチドッグタイマ）セットに移
行する（ステップ１０４）。

第３図に示す制御装置のウォッチドッグタイマ１０の動
作確認は、ＲＡＭ２のアドレスａにデータｂと異なる電
源投入時に出現しないデータＣ（ウォッチドッグタイマ
動作確認表示）を書き込むことによって行なう、アドレ
スａにデータＣを書き込むと、アドレスａの内容とデー
タｂとを比較した時（ステップ１０３）、両者は一致せ
ず、処理は制御処理（ステップ１０５）に移行し、ＷＤ
Ｔセット（ステップ１０４）は実行されない。

以後アドレスａの内容は変化しないため、処理はステッ
プ１０３→１０５→１０３→１０５と実行される。この
時ウォッチドッグタイマ１０に対するＷＤＴセットが行
なわれなくなるので、ウォッチドッグタイマ１０はタイ
ムアツプし、ＣＰＵＩにリセット信号Ｓ４を発し、処理
は始めから開始され、アドレスａの内容とデータｂを比
較する（ステップ１０１　）、アドレスａにはデータＣ
が書き込まれているため、データｂとは一致せずステッ
プ１０２に移行する。

以後、アドレスａにデータｂを書き込み（ステップ１０
２）、メインルーチン（ステップ１０３〜１０５）へ移
行するため、ステップ１０３でアドレスａの内容とデー
タｂは一致し、ステップ１０３→１０４→１０５→１０
３→１０４と処理が実行され正常の動作となる。

なお、上記実施例においては、データｂ（作動中表示）
をＲＡＭ２の特定アドレスａに書き込む例を示したが、
ＣＰＵＩ内のリセット信号により初期化されないレジス
タを利用し、該レジスタに書き込むようにしてもよい。

また、ＲＡＭ２の特定アドレスａにウォッチドッグタイ
マ動作確認中を表示するデータを書き込む手段は、外部
装置からの信号を入力する入力回路を設け、該外部装置
からのウォッチドッグタイマに動作確認中を表示するデ
ータを示すデータを書き込むようにしてもよい。

〔発明の効果〕

以上、説明したように本発明によれば、ＲＡＭの特定ア
ドレスに制御装置の動作状態を書き込むこととしたので
、始めから開始される処理がウォッチドッグタイマの動
作確認のためのタイムアツプによるものであるか、動作
確認以外の原因のタイムアツプによるものか区別がつく
ようになり、ウォッチドッグタイマの動作確認後にメイ
ンルーチンへ戻ることができるため、ウォッチドッグタ
イマの診断が容易になるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るマイクロコンピュータ監視方式の
処理のフローギ示すフロー図、第２図は従来のマイクロ
コンピュータ監視方式の処理のフローを示すフロー図、
第３図は本発明及び従来のマイクロコンピュータを用い
た制御装置のハードウェア構成を示すブロック図である
。 図中、１・・・・ＣＰＵ、２・・・・ＲＡＭ、３・・・
・ＲＯＭ１４・・・・データバス、５・・・・入力回路
、６・・・・出力回路、７・・・・被制御系、８・・・
・パワーオンリセット回路、９・・・・オアゲート、１
０・・・・ウォッチドッグタイマ、１１・・・・クロッ
クパルス発生器、１２・・・・微分回路、１３・・・・
オアゲート。 第１図

Claims (4)

【特許請求の範囲】
1. （１）プログラムが格納されたＲＯＭ（リードオンリメ
   モリ）、該プログラムで動作する中央演算処理装置、被
   制御系との間で制御信号の入出力を行なう入出力回路、
   電源投入時に前記中央演算処理装置にリセット信号を出
   力するパワーオンリセット回路、前記中央演算処理装置
   の指示による出力回路からの制御信号によりセット信号
   をタイムアップ時間より短い周期で出力することによっ
   て、中央演算処理装置に対するリセット信号が出力され
   ず、セット信号の出力を停止させると中央演算処理装置
   に対してリセット信号が出力されるウォッチドッグタイ
   マを具備するマイクロコンピュータを使用する制御装置
   において、通電時のみデータが保持されるＲＡＭ（ラン
   ダム・アクセスメモリ）を具備し、中央演算処理装置の
   リセット後の初期化処理時に前記ＲＡＭの特定アドレス
   の内容を判断し、動作中を示すデータであれば異常処理
   に移り、動作中を示すデータでなければ前記ＲＡＭの特
   定アドレスに動作中を示すデータを書き込み、中央演算
   処理装置の初期化処理後の制御処理中に前記ＲＡＭの特
   定アドレスの内容を判断し、動作中を示すデータであれ
   ば前記ウオッドクタイマに対してセット信号を出力し、
   動作中を示すデータがなければ前記ウォッチドッグタイ
   マにセット信号を出力せず、ウォッチドッグタイマ異常
   表示を行なう処理を実行し、且つ前記ＲＡＭの特定アド
   レスにウォッチドッグタイマ動作確認中を示すデータを
   書き込む手段を有することを特徴とするマイクロコンピ
   ュータ監視方式。
2. （２）前記通電時のみデータが保持されるＲＡＭとして
   、中央演算処理装置内のリセット信号によって初期化さ
   れないレジスタを用いることを特徴する請求項（１）記
   載のマイクロコンピュータ監視方式。
3. （３）前記ＲＡＭの特定アドレスにウォッチドッグタイ
   マ動作中を示すデータを書き込む手段としてＲＯＭに格
   納されたプログラムを用いることを特徴とする請求項（
   １）記載のマイクロコンピュータ監視方式。
4. （４）前記ＲＡＭの特定アドレスにウォッチドッグタイ
   マ動作確認中を示すデータを書き込む手段として入力回
   路を用いることを特徴とする請求項（１）記載のマイク
   ロコンピュータ監視方式。