JPH0232409A - 異常監視部の診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、制御用コンピュータ装置に設置される制御対
象の異常監視回路用の診断装置に関するものである。

Ｂ１発明の概要 本発明は、コンピュータ装置における制御対象の異常監
視回路の診断装置において、中央演算部（以下ＣＰＵと
称す）の動作によって異常信号を疑似的に発生させるた
めの異常シミュレート回路を設け、この異常シミュレー
ト回路よりの発生信号を異常監視回路が感知できるか否
かをＣＰＵが判断することによって、異常監視回路の異
常の有無確認を短時間にて行うようにしたものである。

Ｃ１従来の技術 一般的な制御用コンピュータ装置は、制御を司るＣＰＵ
と、メモリやＩｌｏなどの制御対象があり、この制御対
象の動作状態を監視し、異常が発生した場合には素早＜
　ＣＰＵに知らせるための異常監視部を備えている場合
が多い。

第３図はその例を示したもので、ｌはＣＰＵ。

２は異常監視回路、３は制御対象であり、ＣＰＵ１と制
御対象３間は、アドレスやデータ、コントロール信号を
授受するための制御信号線によって接続されている。制
御対象３から異常監視回路２に向かう異常情報信号とし
ては、制御用コンピュータ装置によっても異なるが、パ
リティチエツク情報、ＣＲＣチエツク情報、タイムアウ
ト監視情報、誤アクセス監視情報、ウォッチドッグタイ
マ情報、クロック停止監視情報などがある。異常監視回
路２では、これら制御対象３から受けとる信号を監視し
、異常を検出するとＣＰＵＩに対してこれを知らせるた
めの信号（異常割込み信号）を生成する。

Ｄ１発明が解決しようとする課題 より高い信頼性が要求される制御システムにおいては、
その制御用コンピュータ装置における異常監視機能は重
要視されている。

ところで、異常監視機能である回路２は、通常は常に動
作している回路ではなく、制御対象３に異常が発生した
ときのみ動作するので、異常監視回路２そのものに故障
が発生した場合には、これを知る術がなく、また、故障
したままこれを運用した場合には、実際に制御対象に異
常が発生した時に感知不可能となり、重大トラブルにつ
ながる恐れを有している。

そこで従来は、この種異常監視回路の動作確認は、コン
ピュータのオペレータが専用の外付は回路や、通常の運
用外の特殊な環境設定を行い。個別に実施せざるを得な
かったため、製造検査や、メンテナンスについては多く
の時間を要していた。

したがって本発明の目的とするところは、異常監視回路
そのものの動作確認をＣＰｔＪによって行うことを可能
にした自己診断装置を提供せんとするものである。

Ｅ３課題を解決するための手段 本発明は、コンピュータシステムにおける制御対象の異
常を異常監視回路にて検出し、ＣＦ’Ｕ異常割込み信号
を送出するものにおいて、ＣＰＵの動作によって異常信
号を疑似的に発生させる異常シミュレート回路を設ける
。そして、この回路のシミュレート信号は、制御対象よ
りの異常情報信号との論理和がとられて異常監視回路に
出力するよう構成されたものである。

Ｆ１作用 ＣＰＵが異常シミュレート回路に診断信号を出力すると
、この異常シミュレート回路は異常シミュレート信号を
生成して異常監視回路に出力する。

異常監視回路は、正常であればＣＰＵに対して異常割込
み信号を出力するが、異常比あればこの信号は出力され
ない。したがってＣＰＵは、異常割込み信号の有無を判
断して異常監視回路の機能動作診断をすることができる
。

Ｇ、実施例 第１図は本発明の一実施例を示したもので、４はＣＰＵ
、５は異常監視回路、６は制御対象で、この制御対象６
とＣＰＵ４間は制御信号線を通して信号の授受が行われ
る。７は異常°シミュレート回路で、この回路７は、Ｃ
ＰｔＪ４よりの診断信号を受けて異常シミュレート信号
を生成し、ＯＲ回路８に出力する。ＯＲ回路８は、この
異常シミュレート信号と、制御対象６よりの異常情報信
号との論理和を得るための回路である。

第２図は異常シミュレート回路７の具体例を示したもの
である。同図において、９はアドレスデコード回路、ｌ
ＯはＡＮＤ回路で、アドレスデコード回路９のＳＥＬ信
号とＣＰＵ４よりの書込みアクセスＷＲとの論理積を得
る。１１はデータラッチ回路であり、これら９〜１１に
よって異常発生情報レジスタＡが構成されている。Ｂは
異常信号発生部で、この異常信号発生部Ｂは異常タイミ
ング発生回路１２とＡＮＤ回路１３とよりなっている。

なお、異常タイミング発生回路１２は、ＣＰＵ１の動作
に応じた同期信号に従って疑似異常を発生するタイミン
グを生成する回路であって、異常をシミュレーションす
る内容毎にタイミングは異なるのでその詳細説明は省略
するが、場合によってはこの回路は不要となることも多
い。

以上のように構成された本発明において、その動作を説
明する。

ＣＰＵ４と制御対象６間において信号の授受を行ってい
る成る時間に、ＣＰＵ４は異常シミュレート回路７に対
して起動をかける。すなわちアドレスデコード回路９は
、ＣＰＵ４から与えられるアドレスをデコードし、それ
が異常シミュレート回路７に対するアクセスの場合には
ＳＥＬ信号を生成する。ＡＮＤ回路１０は、このＳＥＬ
信号が論理ｌで、かつＣＰＵ４が書込みでＷＲ倍信号出
力させたことを条件にラッチパルスを生成し、データラ
ッチ回路１１に出力する。データラッチ回路１１は、こ
のラッチパルスによってＣＰＵ４によってＣＰＵ４から
与えられるデータの内容をラッチする。これによってＣ
ＰＵ４が異常発生情報レジスタＡに対して必要なデータ
を書込めば、これがラッチされることになる。（ＣＰＵ
から与えられるデータは複数の異常検出機能があるが、
そのうちの診断機能動作の一つが選択される）一方、異
常タイミング発生回路Ｉ２にはタイミング同期信号が入
力され、ＣＰＵの動作に応じた同期信号に従って疑似異
常の発生タイミング信号を生成してＡＮＤ回路１３に出
力する。ＡＮＤ回路１３では、異常発生情報レジスタＡ
にラッチされた診断する機能の選択情報と、異常発生タ
イミング信号の論理積をとって診断する機能毎に適切な
タイミングで異常シミュレー）・信号を生成する。

この信号はＯＲ回路８を通って異常監視回路５に異常情
報として与えられる。このとき、異常監視回路５が正常
に動作している限り、この異常情報が感知され、ＣＰＵ
４に対して異常割込み信号が出力されるが、もしも異常
監視回路５に故障が発生していた場合には、異常情報を
感知することができず、したがってＣＰｔＪ４に対する
異常割込み信号は出力されないことになる。ＣＰＵ４は
、異常シミュレート回路７に対して診断起動をかけたに
もかかわらず異常割込み信号が生成されたか否かを監視
することによって異常監視回路そのものの機能動作診断
を行うことができる。

Ｈ１発明の効果 以上のように本発明は、制御システム等に利用される制
御コンピュータにおいて、通常動作では動作しない異常
監視回路に対してＣＰＵの動作によって異常信号を疑似
的に発生させ、これを異常監視回路が感知できるか否か
をＣＰＵ自身が判断するようにしたものであるから、普
段は動作してない回路に対するシステム運用中での診断
が可能となり、コンピュータ自身ならびにシステム全体
の信頼性を一段と向上させることができる。また、従来
はこの種異常監視回路の動作確認は、コンピュータのオ
ペレータが専用の外付は回路や、通常の運用外の特殊な
環境設定を行い、個別に実施して製造検査やメンテナン
スに多くの時間を要していたものと比較して、通常の運
用状態におけるＣＰＵによる診断が可能となるため、そ
れらのための所要時間を大幅に短縮することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は異常
シミュレート回路の構成図、第３図は従来の制御用コン
ピュータ装置の構成図である。 ４・・・中央演算部、５・・・異常監視回路、６・・・
制御対象、７・・・異常シミュレート回路。

Claims (1)

【特許請求の範囲】
1. （１）中央演算部と制御対象とを有し、制御対象より異
   常監視回路に異常情報信号を導入して制御対象を監視し
   、中央演算部に異常割込み信号を出力するものにおいて
   、前記中央演算部よりデータを導入し、中央演算部の動
   作によって異常信号を疑似的に発生させるための異常シ
   ミュレート回路と、この異常シミュレート回路のシミュ
   レート信号と前記異常情報信号との論理和を得るＯＲ回
   路とを備えたことを特徴とする異常監視部の診断装置。