JPH01258151A - インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサ、ディジタル・シグナル
・プロセッサ（ディジタル信号処理回路、以下ＤＳＰと
いう）等のプロセッサと、外部メモリとの間の信号の受
渡しを行うインタフェース回路に関するものである。

（従来の技術） 従来、この種のインタフェース回路としては、ｒマイク
ロコンピュータ　ユーサース・マニュアル　ＭＣ３−８
５Ｊ２版（１９８０−４−１０）インテルジャパン（株
）Ｐ、２−５．３−１〜３−７に記載されるものがあっ
た。以下、その構成を図を用いて説明する。

第２図は従来のインタフェース回路を説明するためのブ
ロック図である。

マイクロプロセッサ１は、算術演算や論理演算を行う演
算部、そのマイクロプロセッサの働きを制御する制御部
、及びデータＤを一時記憶してアドレス信号Ａ等を出力
するレジスタ部を備えている。制御部はアドレスラッチ
イネーブル信号ＡＬＥ、クロック信号ＣＬＫ、出力可能
状態を示すレディ信号ＲＥＡＤＹ、読出し信号π万、書
込み信号−等といった各種の制御信号の入出力を行うタ
イミング・制御機能を有している。

このようなマイクロプロセッサ１の基本サイクルと等し
いアクセスタイムを有する読み書き可能なメモリ（以下
、ＲＡＭという）等の高速メモリをそのマイクロプロセ
ッサ１に外付けする場合には、高速メモリをマイクロプ
ロセッサ１に接続するだけで、高速メモリに対するデー
タＤの書込みや読出しが行える。ところが、マイクロプ
ロセッサ１の基本サイクルに比べて遅いアクセスタイム
を有するＲＡＭ等の低速メモリ２をそのマイクロプロセ
ッサ１に外付けする場合は、ウェイトステート発生回路
３をマイクロプロセッサ１に外付けして低速メモリ２と
のインタフェースを実現している。ウェイトステート発
生回Ｆ＃１３は、２個の遅延型フリップフロップからな
るカウンタで構成され、マイクロプロセッサ１から出力
されるアドレスラッチイネーブル信号ＡＬＥ及びクロッ
ク信号ＣＬＫを入力し、そのマイクロプロセッサ１を待
ち状態にさせるウェイト期間（ウェイトステート数）を
カウントし、それをレディ信号ＲＥＡＤＹの形でマイク
ロプロセッサ１に与える機能を有している。

第３図は第２図のタイミングチャートである。

低速メモリ２にデータＤを書込む場合、マイクロプロセ
ッサ１はアドレス信号Ａを低速メモリ２に供給すると共
に、クロック信号ＣＬＫ及びアドレスラッチ信号ＡＬＥ
をウェイトステート発生回ｆ￥４３に供給する。ウェイ
トステート発生回路３は予め設定されたウェイトステー
ト数（例えば、１）に応じたレディ信号ＲＥＡＤＹをマ
イクロプロセッサ１に供給する。マイクロプロセッサ１
は、低速メモリ２が必要とする長さのアドレスセットア
ツプ時間ｔａｓ、ライトパルス幅ｔｗｐ、及びライトリ
カバリ時間（書込み回復時間）ｔｗｒを有する書込み信
号Ｗπを生成し、その書込みＷπをデータＤと共に低速
メモリ２に供給する。すると、低速メモリ２側では、ア
ドレス信号Ａで選択されたメモリセルにデータＤが書込
まれる。

低速メモリ２からデータＤを読出す場合、書込み時とほ
ぼ同様に、マイクロプロセッサ１はレディ信号ＲＥＡＤ
Ｙに基づき、所定の長さのリードパルス幅（第３図のラ
イトパルス幅ｔｗｐに相当）を有する読出し信号π万を
低速メモリ２に供給する。すると、アドレス信号Ａで選
択された低速メモリ２中のメモリセルの記憶データＤが
、リードパルス幅の期間、マイクロプロセッサ１側に続
出される。

特に、メモリに対して書込みを行う場合、書込み信号Ｗ
Ｒは、メモリのアクセスタイムに応じた長さのアドレス
セットアツプ時間ｔａｓ、ライトリカバリ時間ｔｗｒ及
びライトパルス幅ｔｗｐを有することが必要となる。マ
イクロプロセッサ１の一部の機能とウェイトステート発
生回路３とで構成される従来のインタフェース回路では
、ウェイトの有無にかかわらず、高速メモリと低速メモ
リに対して書込み信号Ｗπの送出タイミング（即ち、ア
ドレスセットアツプ時間ｔａｓ及びライトリカバリ時間
ｔｗｒ）は同一であり、低速メモリ２の場合にはウェイ
トをつけてライトパルス幅ｔｗｐ（リードパルス幅も同
様に）を長くしている。

つまり、高速メモリの場合にはウェイトをつけずにライ
トパルス幅ｔｗｐを短くし、低速メモリの場合にはウェ
イトをつけてライトパルス幅ｔ　ｗ　ｐを長くすること
により、外部メモリとのインタフェースを実現している
。

（発明が解決しようとする課題） しかしながら、上記構成のインタフェース回路では、次
のような課題があった。

（ｉ）　マイクロプロセッサ１以外に外付けのウェイト
ステート発生回路３が必要であり、それによって部品点
数が増えてコスト高になる。

（＋；）　　ＤＳＰ等のプロセッサでは、高速メモリに
対しては１マシンサイクル、低速メモリでは数マシンサ
イクルでアクセスする必要があるが、アドレスセットア
ツプ時間ｔａｓ及びライトリカバリ時間ｔｗｒがウェイ
トの有無にかかわらず常に一定であるため、このような
同一タイミングの書込み信号ＷＴＴでは高速、低速画メ
モリに対する適切な長さのアドレスセットアツプ時間ｔ
ａｓ、ライトリカバリ時間ｔｗｐ、及びライトパルス幅
ｔｗ、ｐを確保することが困難である。

本発明は前記従来技術が持っていた問題点として、外付
けのウェイトステート発生回路を必要とする点、及び高
速メモリと低速メモリをプロセッサとインタフェースす
ることが困難である点について解決したインタフェース
回路を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、プロセッサと外部
メモリの間のアドレス信号、書込み信号、読出し信号、
及びデータの受渡しを行うインタフェース回路において
、前記外部メモリのアクセス時間以上の前記プロセッサ
のマシンサイクル数に相当するウェイトステート数を表
わすセットコード信号を一時記憶し、カウントコード信
号及びクロック信号に基づき前記セットコード信号に応
じた制御信号及びセレクト信号を発生するウェイトステ
ート発生回路と、前記クロック信号を入力して前記制御
信号に基づき、前記アドレス信号に対応した立下り及び
立上りタイミングを有しかつその立下りと立上り間に所
定の時間幅を持った第１の書込み信号を発生する第１の
書込み信号発生回路と、前記クロック信号を入力して前
記制御信号に基づき、前記第１の書込み信号と異なる立
下り及び立上りタイミングを有しかつその立下りと立上
り間に前記第１の書込み信号と異なる時間幅を持った第
２の書込み信号を発生する第２の書込み信号発生回路と
、前記セレクト信号に基づき前記第１および第２の書込
み信号のいずれか一方を選択して出力するセレクタとを
、前記プロセッサに設けたものである。

また、第１の書込み信号発生回路は、クロック信号を入
力して一定の立下り及び立上りタイミングを有し、かつ
その立下りと立上り間において一定の時間幅を有する第
１の書込み信号を発生する回路構成にしてもよい。

（作用） 本発明によれば、以上のようにインタフェース回路を構
成したので、ウェストステイト回路は、ライトパルス幅
を設定するための制御信号を第１゜第２の書込み信号発
生回路に与えると共に、セレクタを切換えるためのセレ
クト信号を出力する。

第１．第２の書込み信号発生回路は、クロック信号を入
力してアドレスセットアツプ時間及びライトリカバリ時
間を設定し、かつ制御信号により所定のライトパルス幅
を設定して第１．第２の書込み信号を出力する。この第
１．第２の書込み信号はセレクタで選択されて外部メモ
リに供給される。

そしてセットコード信号の値を変更することにより、外
部メモリのアクセスタイムに応じた第１または第２の書
込み信号がセレクタから出力される。

従って前記課題を解決できるのである。

（実施例） 第１図は本発明の実施例を示すインタフェース回路の構
成図である。

このインタフェース回路は、マイクロプロセッサ１０に
内蔵され、そのマイクロプロセッサ１０と、ＲＡＭから
なる高速メモリ９１及び低速メモリ９２との間のインタ
フェースを行う回路である。

マイクロプロセッサ１０は、演算部、制御部及びレジス
タ部等で構成され、書込み信号Ｗπ用の出力端子１１、
読出し信号Ｔｆｆｍ用の出力端子１２、アドレス信号Ａ
用の出力端子１３、及びデータＤの入出力端子１４等を
備え、それらの端子１１〜１４に高速メモリ９１及び低
速メモリ９２が外付けされている。このマイクロプロセ
ッサ１０に内蔵されるインタフェース回路は、ウェイト
ステート発生回路２０、第１．第２の書込み信号発生回
路３０．４０、セレクタ５０、及びラッチ回路５１の他
に、第１．第２の読出し信号発生回路６０．７０、及び
セレクタ８０等により構成されている。

ここで、ウェイトステート発生回路２０は、クロック信
号ＣＬＫ、セットコード信号ＳＣ及びカウントコード信
号ＣＣを受信して制御信号５２０ａ及びセレクト信号５
２０ｂを発生する回路であり、マイクロプロセッサ内の
命令で設定可能なウェイトステート数を表わしたセット
コード信号ＳＣを一時保持するカウント保持用レジスタ
２１と、書込みイネーブル信号であるカウントコード信
号ＣＣを受信するとクロック信号ＣＬＫの数、即ちウェ
イトステート数を計数していくカウンタ２２と、レジス
タ２１及びカウンタ２２の両川力の比較を行って一致信
号である制御信号５２０ａを出力するコンパレータ２３
と、レジスタ２１の出力を判定しその判定結果に応じた
セレクト信号５２０ｂを出力する判定口＃１２４とより
構成されている。第１の書込み信号発生回路３０は、高
速メモリ９１用の第１の書込み信号Ｓ３０を発生する回
路であり、クロック信号ＣＬＫを反転するインバータ３
１で構成されている。第２の書込み信号発生回路４０は
、低速メモリ９２用の第２の書込み信号Ｓ４０を発生す
る回路であり、クロック信号ＣＬＫを遅延させる遅延回
路４１、クロック信号ＣＬＫと遅延口＃１４１出力の論
理積をとる２人カアンドゲート（以下、ＡＮＤゲートと
いう）４２、及び制御信号５２０ａをＡＮＤゲート４２
の出力で制御して第２の書込み信号８４０を出力するラ
ッチ回路４３より構成されている。セレクタ５０は、書
込みイネーブル信号ＷＲＥにより動作し、セレクト信号
５２０ｂにより第１と第２の書込み信号Ｓ３０．Ｓ４０
のうちのいずれか一方を選択して書込み信号Ｗπを出力
端子１１へ出力する回路で′ある。ラッチ回路５１は、
アドレス生成信号ＡＳを書込み信号Ｗπで制御してアド
レス信号Ａを出力端子１３へ出力する回路である。

また、第１の読出し信号発生口ＴＩ！ｆＩ６０は、高速
メモリ９１用の第１の読出し信号Ｓ６０を発生する回路
であり、クロック信号ＣＬＫを反転するインバータ６１
で構成されている。第２の読出し信号発生口＃１７０は
、低速メモリ９２用の第２の読出し信号Ｓ７０を発生す
る回路であり、クロック信号ＣＬＫを反転させるインバ
ータ７１、及び制御信号５２０ａをインバータ７１の出
力で制御して第２の読出し信号Ｓ７０を出力するラッチ
回路７２より構成されている。セレクタ８０は、読出し
イネーブル信号ＲＤＥにより動作し、セレクト信号５２
０ｂにより第１と第２の読出し信号Ｓ６０．Ｓ７０のう
ちのいずれか一方を選択して読出し信号ＲＤを出力端子
１２へ出力する回路である。

第４図は第１図の高速メモリアクセス時のタイムチャー
ト、及び第５図は第１図の低速メモリアクセス時のタイ
ムチャートであり、これらの図面を参照しつつ第１図の
動作を説明する。

第４図の高速メモリアクセス時では、カウント制御信号
ＣＣをカウンタ２２に与えると共に、セットコード信号
ＳＣにより、レジスタ２１の内容を例えば“０′°にす
る。すると、判定回路２４がらセレクト信号５２０ｂが
出力され、そのセレクト信号５２０ｂがセレクタ５０．
８０に与えられる。ここで、書込み動作の場合は書込み
イネーブル信号ＷπＥがセレクタ５０に供給されるので
、そのセレクタ５０によって第１の書込み信号Ｓ３０が
書込み信号Ｗπとして選択され、出力端子１１及びラッ
チ回路５１に供給される。ラッチ回路５１は、アドレス
生成信号ＡＳを書込み信号Ｗπで制御してアドレス信号
Ａを出力し、そのアドレス信号Ａを出力端子１１を通し
て高速メモリ９１へ与える。出力端子１１上の書込み信
号Ｗπも高速メモリ９１に供給される。書込み信号Ｗπ
は、クロック信号ＣＬＫを反転した第１の書込み信号Ｓ
３０であり、その立下りタイミング、即ちアドレスセッ
トアツプ時間ｔａｓが短く、さらにその立上りタイミン
グ、即ちライトリカバリ時間ｔｗｒがラッチ回路５１で
確保されるために短く、それによってアドレス信号Ａで
選択された高速メモリ９１中のメモリセルへ、データＤ
を的確に書込める。

また、読出し動作の場合は、読出しイネーブル信号πｌ
）Ｅがセレクタ８０に供給されるので、そのセレクタ８
０によって第１の読出し信号Ｓ６０が読出し信号πｎと
して選択され、それが出力端子１２を通して高速メモリ
９１に供給される。読出し信号πＵは、クロック信号Ｃ
ＬＫを反転した第１の読出し信号Ｓ６０であり、書込み
信号Ｗπと同一のタイミングで立下り、及び立上るため
、マイクロプロセッサ１０はアドレス信号Ａで選択され
た高速メモリ９１中のメモリセルのデータＤを的確に読
出すことができる。

第５図の低速メモリアクセス時では、カウント制御信号
ＣＣをカウンタ２２に与えると共に、セットコード信号
ＳＣにより、レジスタ２１の内容を例えば２′°にする
。書込み動作の場合は書込みイネーブル信号ＷπＥがセ
レクタ５０に供給されるので、判定回路２４から出力さ
れるセレクト信号５２０ｂによってセレクタ５０が第２
の書込み信号発生回路３０側に切換えられる。一方、カ
ウンタ２２はカウント制御信号ＣＣを入力すると、クロ
ック信号ＣＬＫ数を計数していき、その計数値が“２°
゛になると、コンパレータ２３から一致状態を表わす制
御信号５２０ａが出力されてラッチ回路４３に与えられ
る。さらに、遅延回路４１及び２人力ＡＮＤゲート４２
が、クロック信号ＣＬＫのＨレベルのパルス幅を縮めた
クロックをラッチ回路４３に与えるので、そのラッチ回
路４３はＡＮＤゲート４２の出力で制御信号５２０ａを
ラッチし、第２の書込み信号Ｓ４０を出力する。この第
２の書込み信号Ｓ４０はセレクタ５０により選択され、
書込み信号Ｗπの形で低速メモリ９２に供給される。こ
の低速メモリ９２に供給されるアトレジ信号Ａは、第４
図と同一の送出タイミングである。書込み信号Ｗπのア
ドレスセットアツプ時間ｔａｓ及びライトリカバリ時間
ｔｗｒは遅延図Ｒ１４１及び２人力ＡＮＤゲート４２で
決定され、さらにライトパルス幅ｔｗｐは制御信号５２
０ａで決定されるなめ、それらのｔａｓ、ｔｗｒ、ｔｗ
ｐが大きな値をとる。そのため、マイクロプロセッサ１
０は、アドレス信号Ａで選択した低速メモリ９２中のメ
モリセルへ、データＤを的確に書込める。

また、読出し動作の場合は、読出しイネーブル信号πＥ
がセレクタ８０に供給されるので、そのセレクタ８０に
よって第２の読出し信号Ｓ７０が読出し信号■として選
択され、それが出力端子１２を通して低速メモリ９２に
供給される。読出し信号π万は、ラッチ回路７２によっ
て書込み信号Ｗπのライトパルス幅ｔｗｐとほぼ同一幅
のリードパルス幅を有する。そのため、マイクロプロセ
ッサ１０はアドレス信号Ａで選択された低速メモリ９２
中のメモリセルのデータＤを的確に読出すことができる
。

以上のように本実施例では、カウントコード信号ＳＣの
値を変更することにより、外付は回路を設けることなく
、高速メモリ９１と低速メモリ９２を同一システム上で
使用できる利点がある。

また、外付は回路を設ける必要がないので、部品定数の
減少による低コスト化も可能になる。

なお、本発明は図示の実施例に限定されず、他の実施例
や変形例にも適用可能である。その例としては例えば次
のようなものがある。

（ａ）　　第１の書込み信号発生回路３０、及び第１の
読出し信号発生回路６０は、ウェイトステート数＝　Ｉ
Ｉ　Ｏｕの時の発生回路のため、制御信号５２０ａを受
信していない。ウェイトステート数が“０′”以外の数
、例えば“１′°の時は、第１の書込み信号発生回路３
０を第２の書込み信号発生回路４０と同様の回路構成に
すると共に、第１の読出し信号発生回路６０を第２の読
出し信号発生回路７０と同様の回路構成にし、制御信号
５２０ａを入力するようにしてもよい。この際、回路３
０の遅延回路値は回路４０の遅延回路値よりも小さくす
ると共に、回路６０の遅延回路値は回路７０の遅延回路
値よりも小さくし、セットコード信号ＳＣを“１′°と
ＩＩ　２　ＩＩの値にすればよい。

（ｂ）　　書込み信号発生回路３０．４０や読出し信号
発生回路６０．７０は、３種類以上設けてもよい。その
際、セレクタ５０．８０の切換え個数や、外部メモリの
個数等を適宜変更すればよい。

（Ｃ）　　ウェイトステート回路２０、書込み信号発生
回路３０，４０、読出し信号発生回路６０゜７０は、図
示以外の回路で構成してもよい。

（ｄ）　　マイクロプロセッサ１０をＤＳＰ等の他のプ
ロセッサで構成したり、メモリ９１．９２をＲＡＭ以外
のメモリで構成してもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、ウェイト
ステート回路、第１．第２の読出し信号発生回路、及び
セレクタをプロセッサに内蔵させたので、外付は回路が
不要になり、部品点数の減少による低コスト化が可能に
なる。さらに、セットコード信号の値を変更することに
より、高速メモリと低速メモリを同一システム上で使用
できる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すインタフェース回路の構
成図、第２図は従来のインタフェース回路の構成を説明
するための図、第３図は第２図のタイミングチャート、
第４図は第１図の高速メモリアクセス時のタイムチャー
ト、第５図は第１図の低速メモリアクセス時のタイムチ
ャートである。 １０・・・・・・マイクロプロセッサ、２０・・・・・
・ウェイトステート発生回路、３０．４０．・・・・・
・第１．第２の書込み信号発生回路、５０．８０・・・
・・・セレクタ、５１・・・・・・ラッチ回路、６０．
７０・・・・・・第１゜第２の読出し信号発生回路、９
１・・・・・・高速メモリ、９２・・・・・・低速メモ
リ、ＣＣ・・・・・・カウントコード信号、ＣＬＫ・・
・・・・クロック信号、π万・・・・・・読出し信号、
ＳＣ・・・・・・セットコード信号、５２０ａ・パ・・
・・制御信号、５２０ｂ・・・・・・セレクト信号、Ｓ
３０゜Ｓ４０・・・・・・第１．第２の書込み信号、Ｓ
６０゜Ｓ７０・・・・・・第１．第２の読出し信号、Ｗ
π・・・・・・書込み信号。 出願人代理人　　柿　　本　　恭　　成従来０インク７
エース回路 角へ２レコ １マシレ 第１図の高速メモリアクセス時 第４四コ １７′−一 第２図のタイミ′−グチヤード 第３　Ｚ

Claims (1)

1. 【特許請求の範囲】 １、プロセッサと外部メモリの間のアドレス信号、書込
   み信号、読出し信号、及びデータの受渡しを行うインタ
   フェース回路において、 前記外部メモリのアクセス時間以上の前記プロセッサの
   マシンサイクル数に相当するウェイトステート数を表わ
   すセットコード信号を一時記憶し、カウントコード信号
   及びクロック信号に基づき前記セットコード信号に応じ
   た制御信号及びセレクト信号を発生するウェイトステー
   ト発生回路と、前記クロック信号を入力して前記制御信
   号に基づき、前記アドレス信号に対応した立下り及び立
   上りタイミングを有しかつその立下りと立上り間に所定
   の時間幅を持った第１の書込み信号を発生する第１の書
   込み信号発生回路と、 前記クロック信号を入力して前記制御信号に基づき、前
   記第１の書込み信号と異なる立下り及び立上りタイミン
   グを有しかつその立下りと立上り間に前記第１の書込み
   信号と異なる時間幅を持った第２の書込み信号を発生す
   る第２の書込み信号発生回路と、 前記セレクト信号に基づき前記第１および第２の書込み
   信号のいずれか一方を選択して出力するセレクタとを、 前記プロセッサに設けたことを特徴とするインタフェー
   ス回路。 ２、前記第１の書込み信号発生回路は、前記クロック信
   号を入力して一定の立下り及び立上りタイミングを有し
   、かつその立下りと立上り間において一定の時間幅を有
   する第１の書込み信号を発生する請求項１記載のインタ
   フェース回路。