JPH03157890A - Ｆｉｆｏメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ＦＩＦＯメモリに関する。

（ロ）従来の技術 第４図は従来のＦＩＦＯメモリの構成を示すブロック図
である。ＦＩＦＯメモリはメモリセルとして、デュアル
ポートメモリ（４１）が用いられ、このメモリ（４１）
に書込まれるデータを入力する入力データバス（４２）
及続出したデータを出力する出力データバス（４３）が
接続されている。そしてこのメモリ（４１）には書き込
みアドレスカウンタ（４４）及び読出しアドレスカウン
タ（４５）から夫々アドレスデータが供給されるように
構成されている。

第５図は、」二連したＦＩＦＯメモリのメモリセルを示
す回路図である。このメモリセルはスタティックＲＡＭ
　（以下、ＳＲＡＭという。）で構成され、一対のイン
バータ（１）（２）と、２組のグー１〜用１−ランンス
タ（３）（４）（５）（６）とからなる。インバータ（
１）（２）は、ＣＭＯＳセルやｎＭＯｓセルで形成した
場合、４つのトランジスタで構成される。従って、上記
メモリセルは６コのトランジスタで構成される７更に、
書き込み用ビットラインとして（ｂ＋）　　（ｂ＋）　
、読み出し用ビットライン（ｂｚ）　　（ｂ２）及び書
き込み用ワードライン（Ｉｌ＋）　、読み出し用ワード
ライン（Ｗ２）というように、書き込み及び読み出しに
各々別々にビットライン、ワードラインを有している。

ところで、通常の６トランジスタのＳ　ＲＡ　Ｍは第６
図に示すように、２つのインバータ（１）（２）として
、４つのトランジスタ、２コのゲート用トランジスタ（
３）（４）及び一対のビットライン（ｂ、）　　（ｂ、
）及び−本のワードライン（Ｗ、）で構成されている。

（ハ）発明が解決しようとする課題 上述したＦＩＦＯメモリにおいては、ＳＲＡＭに比べて
各メモリセルのトランジスタの数、ピッｌ−ラインの本
数を多く必要とし、メモリ面積が非常に大きいという問
題を有する。

ＦＩＦＯメモリは、通信用のデータバッファメモリとし
てよ（利用される。又、ＬＳＩにも内蔵される。特に、
ＬＳＩに内蔵する場合などは、上述したように、メモリ
セルを構成するトランジスタ数が多い事、更に、読み込
み、書き込み専用の各々ビットライン、ワードラインを
有する為、メモリ容量が大きくなると、ＬＳＩ内に占め
るＦ　Ｉ　Ｆ　Ｏメモリの面積が非常に大きくなってく
るという問題がある。

本発明は上述した問題点に鑑みなされたもので、メモリ
面積の小さなＦ　Ｉ　Ｆ　Ｏメモリを提供することをそ
の課題とする。

（ニ）課題を解決するための手段 本発明は、データを記憶する記憶手段と、この記憶手段
に書き込むデータを与える入力データバスと、記憶手段
から読み出されたデータが出力される出力データバスと
、入力データバスの記憶手段への入力を制御するグー１
−手段と、書き込みのアドレスを指定する書き込みアト
ｌメスカウンタと、読み出しのアドレスを指定する読み
出しアドレスカウンタと、両アドレスカウンタの読み出
しと、書き込みアドレスを交互に選択し、記憶手段のア
ドレスとして供給すると共に、書き込みアドレスを選択
している期間、ゲート手段を開放する選択手段、とを備
える。

（ホ）作用 前記選択手段により、記憶＋段への読み出し又は書き込
み期間が時分割され、読み出し及び書き込みが行われる
。

（へ）実施例 以下、本発明の−・実施例を第１図ないし第３図に従い
説明する。

第１図は本発明の要部を示すブロック図、第２図は本発
明の構成を示すブロック図、第３図は第２図のタイミン
グチャート図である７第１図において、データを記憶す
る記憶手段として、本実施例ではメモリセルが６個のト
ランジスタで構成されるシングルボートのＳ　ＲＡＭ（
ｌＯ）が用いられる。このＳＲＡＭ（１０）にデ夕を書
き込むための入力データバス（１１）がゲト手段（１２
）を介してＳＲＡＭ（１０）のバス（１３）に接続され
る。ゲート手段（１２）は本実施例は、３ステートバツ
フアで構成され、後述するセレクタ（１４）から出力さ
れる選択信号（ＣＫ）がＨ゛のとき、３ステートバツフ
ア（１２）への入力は入力部でインバートされ°じが入
力がされて、３ステートバツフア（１２）は’ＯＮ”に
なる。そして、入力データバス（１１）からのデータは
バス（１３）へ入力され、ＳＲＡＭ（ｔｏ）に書き込ま
れる。

一方、セレクタ（１４）から出力される選択信号（ＣＫ
）が“°Ｌ゛になると、３スデートバツフア（１２）は
入力部でインバー１−され、”　Ｈ”が入力されて、３
ステーｌ−バッファ（１２）は°’ＯＦＦ′になる。そ
して、入力データバス（１１）からデータはバス（１３
）へは入力されない。

セレクタ（１４）は書き込み及び読み出しを選択する選
択信号（ＣＫ）により、読み出し及び書き込みのための
所定期間の信号を交互に繰り返す。

そして、」ル択信’−；（ＣＫ　）が読み出し期間内、
前記３スデートバッファ（１２）に’Ｉ（”信号を与え
、書き込み期間内は゛°ビ信号を与える。

ＳＲＡＭ（１０）の書き込みアドレスを指定する書き込
みアドレスカウンタ（以下、Ｗカウンタという）　　（
１５）は本実施例ではアップカウンタで構成される。ま
たＳＲＡＭ（１０）の読み出しアドレスを指定する読出
しアドレスカウンタ（以下、Ｒカウンタという）　　（
１６）は同様にアップカウンタで構成される。両アドレ
スカウンタ（１５）（１６）に、ラッチ（１７）を介し
てアドレス信号が与えられ、最初に書き込まれたデータ
から読み出されるように構成される。

すなオっち、セレクタ（１４）にて、書き込み期間が選
択されている時に、１番目のデータを入力する場合、Ｗ
カウンタ（１５）からＳＲＡＭ（１０）の例えばＯ番地
にアドレス信号が与えられ、３スデトバツフア（１２）
を介して入力データバス（１１）から最初の書き込みデ
ータが入力される。

そして次の書き込みのために、Ｗカウンタ（１５）はカ
ラン１−アップされ、次の書き込みの場合にはＳＲＡＭ
（１０）の１番地がアト１ノス指定される。

また、セレクタ（１４）にて読み出し期間が選択される
と、まずＲカウンタ（１６）はＳＲＡＭ（ｌＯ）の０番
地をアドレス指定し、この番地に記・１されたデータ、
すなわち最初に記′ｌされたデータが出力データバス（
１８）から出力される。そして、次の読み出しのために
、Ｒカウンタ（１６）はカラン１ヘアツブし、次は１番
地のアドレス指定が指定される。

一方、３ステートバツフア（１２）は読み出し期間中に
閉じられているので、入力データバス（１１）からの入
力は行われない。

次に本発明を第２図及び第３図に従い更に説明する。

選択信号（ＣＫ）は第３図に示すように、読み出し期間
（Ｒ）と書き込み期間（Ｗ）とを１サイクルとして与え
られる。この選択信号（ＣＫ）はセレクタ（１４）に供
給される６更に、読み出し信号（π爾）及び書き込み信
号（Ｗｌ）が夫々入力される。第１及び第３のソリツブ
フロップ（２０）及び（２３）に供給さね、該フリップ
フロップ（２０）　　（２３）がセラ１−またはリセッ
トされる７；１）き込みイｄ号（Ｗ　Ｒ）は第１、第２
のフリップフＵｌ・ンプ（２０）　　（２１）に入力さ
れ、前述した選択信号（ＣＫ）立りりまたは立下りによ
り、信号（Ｗｌ）はセットされ、内部書き込み用信号（
Ｗ″Ｉ（２）が形成される。

史に、書き込み信号（Ｗｌ）は書き込みデータの入力デ
ータバス（１１）のバッファとしてのフリップフロップ
（２４）のＣＫ端子に入力される。

そして、ＷＲの立上りにより書き込みデータがフリップ
フロップ（２４）からゲート手段としての３ステートバ
ツフア（１２）に入力される。この３ステートバツフア
（１２）は選択信号（ＣＫ）が書き込み、すなわちＨ゛
のときのみ開かれ、書き込みデータがバスを通り、ＳＲ
ＡＭ（１０）の所定番地に書き込まれる。

内部書き込み川伝Ｅ；（Ｗ　Ｒ２）は、第５のソリツブ
フロップ（２５）に入力される。第５のフッツブフロッ
プ（２５）のＣＫ端子には、選択（８弓（ＣＫ）がイン
バータ（２６）を介して入力される。

第５のフリップフロップ（２５）のＱ端子からの出力及
び内部書き込み用信号（Ｗｌｌ、）及び選択信号（ＣＫ
）がＮＡＮＤ回路（２７）に入力され、このＮＡＮＤ回
路（２７）からライトイネーブル信号（ＷＥ）が出力さ
れ、Ｗカウンタ（１５）のＣＫ端子及びＳＲＡＭ（１０
）のＷＥ端子に与えられる。

一方、読み出し信号（ＲＤ）は、第３、第４のフリップ
フロップ（２２）　　（２３）に夫々入力され、読み出
しのために読み出し信号（ＲＤ）がｌ、゛になると、選
択信号（ＣＫ）の立上り及び立下りでセラ１〜され、内
部読み出し信号（ＷＲ，）がＲカウンタ（１６）のＣＫ
端子に入力される。

また、ＳＲＡＭ（１０）のボーｔ□　（Ｄａｔａ）端子
からバス（１３）を介で、出力バッファとしてのフッツ
ブフロップ（２８）にＲカウンタ（１６）によってアド
レス指定されたＳＲＡＭ（１０）からのブタが入力され
る。

フリップフロップ（２８）のＣＫ端子には選択信０ 号（ＣＫ　）が！ｊ−えられる。

フリップフロップ（２８）からの読み出しデータ（Ｒ１
）は、第２のバッファとしてのフリップフロップ（２９
）に入力される。このフリップフロップ（２９）のＣＫ
端了には、読み出し信号（ＲＤ）がインバータ（３１）
を介して入力される。そして、このソリツブフロップ（
２９）の出力（Ｒ２）が、読み出し信号（Ｗｌ）が入力
される３ステートバッファ（３０）に入力され、この出
力端子からデータ（Ｄａｔ、ａ）が出力される。

セレクタ（１４）にはＲカウンタ（Ｒ６）及びＷカウン
タ（１５）の双方の出力が入力され、選択信号（ＣＫ　
）により、セレクタ（１４）はＲＡ鷺アト１ノ又として
ＳＲＡＭ（１０）のアドレス端イヘ読み出しくＲｅａｄ
）　、書き込み（Ｗｒｉｔｅ　）の夫々アドレスカウン
タ（１５）　　（１６）からの出力が供給される。

尚、上述した書き込み信号（ＲＤ）と読み出し信号（Ｗ
ｌ）のパルス１１】は、選択信号（ＣＫ）の最低１〜タ
ル以上を必要とする。

さて、上述した本発明のＦ　Ｉ　Ｆ　Ｏメモリにおい１ て、リセッ］へ信号の後、書き込み伝弓（ＲＩ）　）と
読み出レイ３号が同時に５Ｐ！［シた場合につき、第３
図に従い説明する。

ノセッＩ−信弓」こより、Ｒカウンタ（ｌ［ｉ）　、　
Ｗカウンタ（１５）はリセットされ、夫々のアト１ノス
指定信号（ｊＯ番地を示す。このＯ番地のアドレス指定
信号がセレクタ（１４）に入力される。

選択信号（ＣＫ）は、Ｒ，Ｗを−ザイクルとして供給さ
れる。そして、この信号ＣＫにより、ＲＡＭアドレスに
は、０番地の読み出しを示ずＲｅａｄ　Ｏが、０番地の
書き込みを示すＷ口ｔｅＯのアドレスが交互に供給され
ている。

一方、フリップフロップ（２８）へはアドレスＣ）番地
に書き込まれているデータが読み出され、このデータが
フリップフロップ（２９）で保持される。

そして、読み出し信号（ＲＤ）はインパーク（３１）か
らフリップフロップ（２９）へ入力されているので、読
み出し信号（Ｗｌ）の立ち下がりでフリップフロップ（
２９）ヘアドレス○番地のデ　２ −タが読み出され、３ステートバッファ（３０）がＯＮ
’　になりアドレス○番地のデータが出力される。

又、読み出し信号（ＲＤ　）及び書き込み信号（ｗ　ｒ
ｔ　）が発生ずると、この伝弓の発ｉ［、即ち、ＲＤ、
ＷＲの立ち下がりの後あと、次に来るＣＫ倍信号立上が
り又は立ち下がりにより、内部読み出し及び書き込み信
号（ＷＲ２）（ＲＤ２）が［１から１、へ立ち下がる。

そして、次のＣＫ倍信号立上かり叉−ηち下がり、即ち
、ＣＫ倍信号１ザイクルに相当する周期分の（ＷＲ２）
（ＲＤ、）信号が形成される。この内部読み出し信号（
ＲＤ２）はＲカ・クンタ（１Ｇ）に入力されており、こ
のず１上がりにより、Ｒカウンタ（１６）が１つインク
リメントされ、次に向えられるアドレスは１番地となる
。

書き込みデータは、フリップフロ・ツブ（２４）へ供給
され、書き込み信号（Ｗｌ）の立ち上りで３スデートバ
ッハア（１２）へデータが供給される７３スデー１−バ
ッハア（１２）はＲＡＭイネーブル信号（Ｗ　Ｅ　）が
供給されており、この信号がＬ　’　にならない限り、
’　ＯＦＦ’状態な紺持する。

上述したように、書き込み信号（Ｗｌ）より内部書き込
み信号（ＷＲ２）が形成される。そして、この内部書き
込み信号（ＷＲ２）がフリップフロップ（２５）に入力
されるとともに、このフリップフロップ（２５）のＣＫ
端子に選択信号（ＣＫ）が入力されているので選択信号
（ＣＫ）の立ち下がり、即ち、Ｒｅａｄに変わるときか
ら選択信号の１ザイクルの第２の内部書き込み信号（Ｗ
Ｒ，）が形成される。この内部書き込み信号（ＷＲｓ）
、内部書き込み信号（ＷＲ２）及び選択信号（ＣＫ）が
ナンド回路（２７）に供給され、このナンド回路（２７
）からライトイネーブル信号（ＷＥ）がＳＲＡＭ（１０
）及び３スデートバツフア（１２）に供給される。この
ライトイネーブル信号（ｗ　Ｅ）は選択信号（ＣＫ）の
Ｒｅａｄ周期と同期しているため、データの読み出しと
書き込みが同時に発生しても、書き込み時にだけＳ　Ｒ
Ａ　Ｍ　３ ４ （１０）へ書き込みが可能どなる。そして、ライ１へイ
ネーブル僧ｑ　（ｗ　ｈ　）の立ち下がりにより３スｊ
−−−Ｉ−バッフ１−（１２）が°ＯＮ゛になり、入力
ｒ−夕がバスからＳ　ＲＡ　Ｍ　（１０）に書き込まれ
る。続い−Ｃ、ライト−ｆ′＋−プル信号（Ｗ　Ｅ　）
の立１がって、Ｗカ・′ノツク（１５）がインクリメン
Ｉ−さ第１、ｌａ地のアト１ノスが指定される。

にのように、本発明では、シングルボートのメモリにお
いて、書き込み及び読み出しが同時し二発′トシても、
内部で時分割処理することで、書き込み、読み出しを順
次行い見掛け」−読み込み及び書き込みが同時に竹える
。

尚、１−述した実施例にｉ５いては、記・用手段として
、ＳＲＡＭを用いｌ：二がダイナミックＲＡＭを用いて
もよい。（５＞　ｔ、この場合には、リフ１ノシユ等の
りＬノツタを発生−する回路等が７変になる。

（１−）発明の効果 Ｆス＋説明したように、本発明ではＦＩＦＯメモノをン
ングルボ−１−のメモリで構成することができるため、
メモリセルの面積が小さくなり、小さなチップ面積で容
置の大きなメモリを提供することができる。

【図面の簡単な説明】

第１図は本発明の要部を示４ブし１ツク図、第２図は本
発明の構成を示すブロック図、第：（図は第２図のタイ
ミングヂャートである。 第４図は従来のＦＩＦＯメモリの構成を示Ｊブロックズ
、第５図は従来のＦ；　Ｉ　Ｆ　Ｏメ千りのメ工ノセル
を示す回路図、第６図け６１−ランジスタのＳＲＡＭを
示す回路図である。 １０・・・ＳＲＡＭ、　１１・　入力データバス、１２
・・・３スデートバツフア（グー１−手段）、１４・・
・セレクタ、１５・　Ｗカウンタ、１６・・・Ｒカウン
タ。

Claims (1)

【特許請求の範囲】
1. （１）データを記憶する記憶手段、 この記憶手段に書き込むデータを与える入力データバス
   、 前記記憶手段から読み出されたデータが出力される出力
   データバス、 前記入力データバスの記憶手段への入力を制御するゲー
   ト手段、 書き込みのアドレスを指定する書き込みアドレスカウン
   タ、 読み出しのアドレスを指定する読み出しアドレスカウン
   タ、 前記両アドレスカウンタの読み出し、書き込みアドレス
   を交互に選択し、前記記憶手段のアドレスとして供給す
   ると共に、書き込みアドレスを選択している期間、前記
   ゲート手段を開放するセレクタ、とを備え、 前記記憶手段への読み出し又は書き込み期間を時分割し
   て読み出し及び書き込みを行うことを特徴とするＦＩＦ
   Ｏメモリ。