JPH01258185A - ネットワーク制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 高速性に優れている画像処理システムであるパイプライ
ン画像処理システムのパイプライン接続構造（ネットワ
ーク）等を制御するためのネットワーク制御装置に関し
、 回路構成が単純で、ネットワークの１つの接続状態を簡
単な制御で決定することができ、かつ、ノード数に制限
がなく、また、あるスイッチの接続状態を検出するだけ
で１つの入出力の接続状態を知ることができ、更に、各
信号線に対応するスイッチの制御を１回で同時に行うこ
とを可能にすることを目的とし、 第１の複数の信号線からなる信号バスについて、第２の
複数の入力信号バスのうち任意の１つを出力信号バスに
接続する動作を、各信号線毎に個別に行う第１の複数の
バス選択手段を、第３の複数の出力信号バスの各々に対
応して有するように構成する。

また、各出力信号バス毎に設けられる各第１の複数のバ
ス選択手段が各入力信号バスのうちどれを接続するかは
外部のホストから供給されるバス接続情報によって制御
され、ホストは第１の複数のバス選択手段に対して１つ
のバス接続情報を同時に供給し、該バス接続情報が正常
に供給されたか否かを示す応答信号は第１の複数のバス
選択手段のうち１つからのみホストに返送することによ
り、各出力信号バスのうち所望の出力信号バスの各信号
線に対応する第１の複数のバス選択手段の接続制御を同
時に行うように構成する。

〔産業上の利用分野〕

本発明は、高速性に優れている画像処理システムである
パイプライン画像処理システムのパイプライン接続構造
（ネットワーク）等を制御するためのネットワーク制御
装置に関する。

〔従来の技術〕

近年の画像処理システム等においては、自動監視装置や
ロボット等のビジョンシステムとして、高速に様々な画
像処理を行う動画像処理等への要求がなされている。

このような要求に答える技術として、パイプラインアー
キテクチャを用いた画像処理システムがある。パイプラ
インアーキテクチャは、画像信号に対する２値化、濃度
変換、エツジ抽出、特徴点抽出、ラベリング、空間フィ
ルタリング等の基本演算をモジュール単位としてハード
ウェア化し、各モジュールを基本クロックで並列動作さ
せ、パイプラインで相互に結ぶことにより高速性を実現
するものである。

この場合、画像処理の種類により上記基本演算を行う種
類及び順序が異なるため、それに逐次対応するためには
パイプラインの接続構造を柔軟に変更できる必要がある
。

ネットワーク制御装置は、ネットワークの各ノード（接
続点）に画像処理の基本演算モジュールを接続し、ネッ
トワークの接続状態を変更させることにより各種の画像
処理を実現するものである。

このようなネットワーク制御装置は、画像処理だけでは
なく音声処理等に対しても同様に適用できる。

従来のネットワーク制御装置は、Ｂ　Ｐ　Ｎ　（Ｂｅｎ
ｅｓＰｅｒｍｕｔａｔｉｏｎ　Ｎｅｔｗｏｒｋ）の原理
に基づき、第５図（ａ）〜（ｄ）に示すような４つの接
続状態を有するスイッチ３を組合わせ、第４図に示すよ
うなリンク接続の構造を持たせることにより、例えば８
つのノード、すなわち各基本演算モジュールからの出力
である＃００〜＃０７の各イメージ人力１を、同じ基本
演算モジエールへの入力である＃００〜＃０７の各イメ
ージ出力２へ任意に接続できる構成を有していた。

〔発明が解決しようとする課題〕

しかし、第４図のような構成の従来例の場合、同図に示
すように８×８のネットワークを実現するためにはｍｌ
−１１ｈ２０の２０個のスイッチ３を用意しなければな
らず、また、各基本演算モジュールの入出力は通常１２
ビット程度であるため、第４図のような構成を１２個並
列に設ける必要があり、結局、全体のスイッチ３の数は
、２０　Ｘ　１２　＝　２４０個必要になってしまう。

従って、ノード数が数十個に　　゛なると、スイッチの
数が膨大になってしまうという問題点を有していた。

また、ネットワークの１つの接続状態を決定するために
は、第４図のＩｌｈ　１−Ｎ１２０のスイッチ３の全て
の接続状態を制御しなければならず、各スイッチ３の接
続状態を決定するための特別のアルゴリズムが必要にな
り、ネットワーク制御が複雑になってしまうという問題
点を有していた。

このため、例えば現在のネットワークの接続状態を知り
たいような場合、１つのスイッチ３の接続状態を見ただ
けでは、どのイメージ人力１がどのイメージ出力２に接
続されているのかを即座に知ることはできず、陽１〜Ｎ
１１２０の全てのスイッチ３の接続状態を検出した後で
なければネットワークの接続状態を知ることができない
ため、迅速な対応が行えないという問題点を有していた
。

また、第４図の構成を実現する前記ＢＰＮの原理におい
ては、基本的にノード数が２のべき乗に制限されてしま
うという問題点を有していた。

更に、第４図の構成を前記１２ビツトの各ビットに対応
して並列して設ける場合、例えば＃００のイメージ人力
１のビットｌが＃０７のイメージ出力２のビット１に接
続される場合、＃００のイメージ人力１のビット２〜ビ
ツト１２は同様に＃０７のイメージ出力２のビット２〜
ビツト１２に接続される。すなわち、第４図の構成の臘
１〜患２０のスイッチ３の接続状態は、各ビット１−１
２で全て同一である。しかし、従来は各ビットに対応す
る阻ｌ〜魚２０のスイッチ３の各々に別々に制御信号を
送って制御していたため、ネットワーク全体のスイッチ
３の接続制御を完了するために長時間を要するという問
題点を有していた。

本発明は、回路構成が単純で、ネットワークの１つの接
続状態を簡単な制御で決定することができ、かつ、ノー
ド数に制限がなく、また、あるスイッチの接続状態を検
出するだけで１つの入出力の接続状態を知ることができ
、更に、各信号線に対応するスイッチの制御を１回で同
時に行うことを可能にすることを目的とする。

〔課題を解決するための手段〕

第１図（ａｌ及び世）は、本発明によるネットワーク制
御装置のブロック図である。まず、第１図（ａ）におい
て、第２の複数すなわちＭ個の例えば画像処理の基本演
算モジュールの出力に接続される＃１〜＃ＭのＭ個の入
力信号バス５と、第３の複数すなわちＮ個の例えば上記
と同様の基本演算モジュールへの入力に接続される＃１
〜＃ＮのＮ個の出力信号バス６を有し、各入力信号バス
５及び各出力信号バス６は、各々５−１〜５−Ｌ及び６
−１〜６−Ｌの第１の複数すなわちＬ本の信号線からな
る。ここで、例えばＭ−Ｎとし、＃１〜＃ＭのＭ（−Ｎ
）個の入力信号バス５と＃１〜＃ＮのＮ（−Ｍ）個の出
力信号バス６は、各々Ｍ　（−Ｎ）個の基本演算モジュ
ールの各出力と入力に接続されるようにしてもよく、こ
の場合第１図は、Ｍ（−Ｎ）個の基本演算モジュールか
らなるバイブラインアーキテクチャを有する画像処理シ
ステムのネットワーク制御装置となる。なお、Ｍ又はＮ
の値はいっさい制限されない。

第１図（ａｌにおいて、＃１の出力信号バス６には、＃
１〜＃Ｍの入力信号バス５のうち任意の１つを上記＃１
の出力信号バス６に接続する動作を、Ｌ本の各信号線毎
に個別に行うＬ個のバス選択手段４−１　　（＃１）〜
４−Ｌ（＃１）が接続される。

＃２〜＃Ｎの各出力信号バス６にも、上記と全く同じ動
作を行うバス選択手段４−１　　（＃２）〜４−Ｌ　（
＃２）　、　　・・・、４−１　　（＃Ｎ）〜４−Ｌ（
＃Ｎ）が接続される。

また、例えば＃ｌの出力信号バス６に接続される４−１
（＃１）〜４−Ｌ（＃１）のバス選択手段が、＃１〜＃
Ｍの各入力信号バス５のうちどれを接続するかは、第１
図（ｂ）に示すように、例えばＣＰＵである外部のホス
ト７から供給されるバス接続情！ｌ！８によって制御さ
れる。そして、ホスト７は４−１　　（＃１）〜４−Ｌ
　（＃１）の各バス選択手段に対して、１つのバス接続
情報８を同時に供給する。これに対して、バス接続情１
１８が正常に供給されたか否かを示す応答信号９は、４
−１（＃１）〜４−Ｌ（＃１）のＬ個のバス選択手段の
うち１つからのみホスト７に返送するように構成される
。

具体的には、４−１　　（＃１）〜４−Ｌ　（＃１）の
Ｌ個のバス選択手段は、各々、例えば＃ｌ〜＃ＭのＭ個
の入力信号バス５から入力する＃１〜＃ＭのＭ本の信号
線５−１のうち、任意の１本を＃１の出力信号バス６の
信号線６−１（＃１）に接続するセレクタと、ホスト７
から供給されるバス接続情報８を受信し、それに基づい
て上記セレクタの接続状態を変更するセレクタ制御手段
と、該セレクタ制御手段がバス接続情！Ｉ！８の受信を
正常に完了したか否かを示す応答信号９を、ホスト７へ
出力するか否かを制御する応答抑止制御手段とから構成
される。

上記第１図（ｂ）の構成及びその具体例は、＃２〜＃Ｎ
の各出力信号バス６に接続されるバス選択手段４−１　
（＃２）〜４−Ｌ　（＃２）　、・・・、４−１　　（
＃Ｎ）〜４−Ｌ　（＃Ｎ）に対しても全く同様である。

ただし、ホスト７は全てのバス選択手段に対してただ１
つ設けるようにすればよく、＃１〜＃Ｎのバス選択手段
４−１〜４−Ｌを共通のバスで接続し、そのうちどのＬ
個にバス接続情報８を送出するかは、例えば特には図示
しないアドレス信号線等によって選択するようにすれば
よい。

〔作　　　用〕

上記各手段において、例えば＃１の入力信号バス５を＃
２の出力信号バス６に接続したいという場合、＃２の出
力信号バス６に接続されているＬ個のバス選択手段４−
１　　（＃２）〜４−Ｌ　（＃２）に、ホスト７からバ
ス接続情報８を出力して、＃１の入力信号バス５を選択
させる（第１図（ｂｌ参照）。

このような制御を、＃１〜＃Ｎの各出力信号バス６毎に
行うことにより、ネットワーク全体の接続状態を決定す
ることができる。そして、例えば＃Ｎの出力信号バス６
に対する接続状態を変更したければ、バス選択手段４−
１　　（＃Ｎ）〜４−Ｌ（＃Ｎ）のみの接続状態を変更
するだけでよく、他のバス選択手段の接続状態は変更す
る必要はない。このように、ネットワーク全体の接続状
態を簡単な制御で決定することができる。

また、例えばバス選択手段４−１　　（＃２）〜４−Ｌ
　（＃２）にホスト７から＃ｌの入力信号バス５を選択
させる旨のバス接続情報８を出力する場合、ホスト７か
ら１つのバス接続情報８を出力するだけで、上記各バス
選択手段内の例えば前記セレクタ制御手段に当該バス接
続情報８が同時にセットされるため、ホスト７は各バス
選択手段毎に制御を行う必要はない。これにより、前記
各バス選択手段４−１　　（＃２）〜４−Ｌ　（＃２）
内の例えば前記セレクタ手段が、各々例えば＃１の入力
信号バス５の各信号線５−１　　（＃１）〜５−Ｌ（＃
１）を選択するように切り替わる。

上記の場合、バス接続情報８が正常に受信されたか否か
を示す応答信号９が、４−１　　（＃２）〜４−Ｌ　（
＃２）の全てのバス選択手段から出力されてしまうと、
信号の衝突が起こりホスト７は正常な制御を行えなくな
る。このため、各バス選択手段において、１つのバス選
択手段、例えば４−１　　（＃２）のバス選択手段に対
してのみ、予め例えば当該手段内の前記応答抑止制御手
段に応答信号９を出力させるような設定を行い、他の４
−２（＃２）〜４−Ｌ　（＃２）のバス選択手段に対し
ては、予め例えば当該各手段内の前記応答抑止制御手段
に応答信号９を出力させないような設定を行っておくこ
とにより、応答信号９が１つだけ出力されるようにする
ことができる。なお、試験時等においては、各バス選択
手段内の例えば前記応答抑止制御手段に対して各々応答
信号９を出力させるような設定を行えば、各バス選択手
段がホスト７からのバス接続情報８を正常に受信してい
るか否かの試験等を行うことができる。

一方、ホスト７が例えば＃２の出力信号バス６に対する
現在の接続状態を知りたい場合には、特には図示しない
バス等を介して＃２のバス選択手段４−１〜４−Ｌのう
ちいずれか１つから、設定されているバス接続情報８を
読み出すことにより、簡単に接続状態を知ることができ
る。

ここで、第１図（８）のような構成においては、＃１〜
＃Ｎの各出力信号バス６に対しては、各々Ｌ個のバス選
択手段４−１〜４−Ｌを設けるだけでよいため、全体の
スイッチ数を少なくすることができ、また、回路構成が
配線を中心とした単純な構成となるため、回路の集積化
が行い易く装置規模を小さくすることができる。

〔実　　施　　例〕

以下、本発明の実施例につき詳細に説明を行う。

第２図は、本発明の実施例の構成図であり、＃００〜＃
４７の特には図示しない４８個の画像処理の基本演算モ
ジュールに接続される１２ビット幅の＃ＯＯ〜＃４７の
イメージ入力バス２５、及び＃００〜＃４７のイメージ
出力バス２６の接続制御を行う４８　Ｘ　４８のネット
ワーク制御装置である。

第２図において、＃００〜＃４７の４８個の１２ビット
幅のイメージ入力バス２５から＃ＯＯ〜＃４７の４８個
のイメージインタフェース群１１を介して入力する＃０
０〜＃４７の４８種類の１２ビット幅のイメージ人力１
５は、各ビット別に各々４８本ずつの１２種類のイメー
ジ入力群１７（ビット１〜ビツト１２）にまとめられる
。

これら１２種類のビット別のイメージ入力群１７（ビッ
ト１〜ビツト１２）　は、ビット１〜ビツト１２に対応
する１２個を１組とし、＃００〜＃４７の４８組のセレ
クト回路１０に各々入力する。

上記＃００〜＃４７の４８組のセレクト回路１゜カラハ
、＃００〜＃４７の４８種類の１２ピント幅のイメージ
出力１６が出力され、＃００〜＃４７の４８個のイメー
ジバスインタフェース部１１を介して＃００〜＃４７の
４８個のイメージ出力バス２６に出力される。

＃００〜＃４７の各イメージ入力バス２５及びイメージ
出力バス２６に対する入出力は、＃００〜＃４７の各イ
メージバスインタフェース部１１がクロックトライバ１
２を介して共通のクロックＣＬＫの下で動作することに
より、同期して行われる。

一方、特には図示しないホスト（ＭＰＵ、以下同じ）か
らＭＰＵバスインタフェース部１３に入力するＭＰＵデ
ータ２１、及び該データの読み出し又は書き込みを指示
するＲ／Ｗ信号１８は、前記各セレクト回路１０（＃０
０．　　ビット１〜１２゜・・・、＃４７．ビット１〜
１２）に共通に入力する。また、各セレクト回路からＭ
ＰＵデータ２１が出力される場合もある。逆に、咳各セ
レクト回路ｌＯからのＡＣＫ信号１９はＭＰＵバスイン
タフェース部１３を介して特には図示しないＭＰＵへ出
力される。また、ＭＰＵからＭＰＵバスインタフェース
部１３に入力するアドレス２０は、デコードＲＯＭ１４
によってデコードされてモード信号群２３として出力さ
れ、＃００〜＃４７の各々１２個ずつの４８組のセレク
ト回路１０に＃ＯＯ〜＃４７のモード信号２２として与
えられる。

また、＃００〜＃４７のビット１に対応するセレクト回
路１０には、インアクティブのバス応答抑止信号２４が
入力し、他のビット２〜ピツ目２に対応するセレクト回
路ｌＯには、アクティブのバス応答抑止信号２４が入力
する。

次に、第３図は、第２図の４８組の各セレクト回路１０
の構成図である。＃００〜＃４７のイメージ人力１５　
（第２図）のいずれかのビットをまとめた４８本のイメ
ージ入力群１７はセレクタ３１に人力し、１本のみが選
択されてイメージ出力１６として出力される。

Ｍ　！”　Ｕバスインタフェース部１３　（第２図）か
らのＭＰＵデータ２１はレジスタ２７にセットされる２
この内容はデコーダ３０でデコードされ、セレクタ３１
の接続状態を制御する。また、ゲート２８を介してＭＰ
Ｕデータ２１としてＭＰＵバス・インタフェース部１３
（第２図）から特には図示し、ないＭＰＵに出力される
。

ＭＰＵバスインタフェース部１３（第２図）からのＲ／
Ｗ信号１８、モード信号２２及びバス応答抑止信号２４
は、モードセレクト回路２６に入力する。モードセレク
ト回路２６からは、ゲート２９を介してＡＣＫ信号１９
が、ＭＰＵバスインタフェース部１３　（第２図）から
特には図示しないＭＰＵに出力される。また、モードセ
レクト回路２６はゲー１−２８．２９を制御する。なお
、モード信号２２は、チップセレクト＃１とチップセレ
クト＃２の２つの信号からなる。

以上、第２図及び第３図の実施例の動作について、ネッ
トワークの設定を行うための動作を中心に説明を行う。

ネットワークの設定とは、＃ＯＯ〜＃４７の各々１２個
ずつの４８組のセレクト回路１０が、対応する＃００〜
＃４７の４８個の各イメージ出力１６に、＃００〜＃４
７のイメージ人力１５のうちどれを接続するかを決定す
る動作をいう。この動作は、特には図示しないＭＰＵが
、ＭＰＵバスインタフェース部１３を介して各セレクト
回路１０にＭ　ＰＵデータ２１をセットすることにより
行われる。

この場合、本実施例の特徴として、ＭＰＬＪデータ２１
の設定は＃００〜＃４７のうちいずれか１Ｍｉの１２個
のセレクト回路１０に対して同時に行うことができる。

今、例えば＃ＯＯのイメージ出力１６に＃４７のイメー
ジ人力２５を接続するように設定を行う場合を例にとっ
て説明する。

まず、特には図示しないＭＰＬＪからアドレス２０を出
力することにより、デコードＲＯＭ１４から出力される
モード信号群２３内の＃００のモード信号２２のチップ
セレクト＃１　（第３図参照）をアクティブにする。こ
れにより、＃００のビット１〜ビツト１２に対応する１
２個のセレクト回路１０内の各モードセレクト回路２６
　（第３図）が、各レジスタ２７に対してＭＰＵデータ
２１の入出力を可能な状態にする。この状態で、特には
図示しないＭＰＵから書き込みを示すＲ／Ｗ信号１８と
ＭＰｔＪデータ２１が出力されることにより、上記各モ
ードセレクト回路２６　（第３図）が各レジスタ２７を
書き込み可能状態にし、同一のＭＰＵデータ２１が１２
個のセレクト回路１０内の各レジスタ２７に同時に書き
込まれる。

上記動作により、＃ＯＯのビット１〜ビツト１２に対応
する１２個のセレクト回路１０内の各デコーダ３０　（
第３図）が各レジスタ２７にセットされたＭＰＵデータ
２１の内容をデコードし、各セレクタ３１に対してビッ
ト１〜ビツト１２の各イメージ入力群１７の中から＃４
７のイメージ人力１５に対する各ビットの信号を選択さ
せる。これにより、上記１２個のセレクト回路１０は、
＃４７のイメージ人力１５を＃ＯＯのイメージ出力１６
に接続するように動作する。

上記の場合、１２個のセレクト回路１０内の各レジスタ
２７　（第３図）においてＭＰＵデータ２１が正常に受
信されると、各モードセレクト回路２６がそれを検出し
ＡＣＫ信号１９を出力する。ところが、１２個のセレク
ト回路１０から１２個のＡＣＫ信号１９が同時に出力さ
れてしまうと、信号の衝突が起こり、ＭＰＵバスインタ
フェース部１３（第２図）から特には図示しないＭＰＵ
に出力されるＡＣＫ信号１９は正常な信号でなくなって
しまうため、ＭＰＵは正しい信号制御を行えなくなって
しまう。このため、本実施例では、上記１２個のセレク
ト回路１０のうち、＃ＯＯのビット１に対応するセレク
ト回路１０からのみＡＣＫ信号１９が出力されるように
動作する。

上記動作を実現するために、まず、前記アドレス２０の
出力時に、モード信号２２のチップセレクト＃ｌがアク
ティブにされると共に、チップセレクト＃２　（第３図
参照）もアクティブにされるようにアドレス２０の指定
が行われる。チ・ノブセレクト＃２がアクティブの場合
、バス応答抑止モードというモードになり、＃００の１
２個の各セレクト回路１０内の各モードセレクト回路２
６　（第３図）が、バス応答抑止信号２４を受は付ける
モードになる。

そして、前記したように、＃００のビット１に対応する
セレクト回路１０のモードセレクト回路２６には、イン
アクティブのバス応答抑止信号２４が入力しており、＃
ＯＯのビット２〜ビツト１２に対応するセレクト回路１
０の各モードセレクト回路２６には、逆にアクティブの
バス応答抑止信号２４が入力している。

これにより、＃ＯＯのビットｌに対応するセレクト回路
１０のモードセレクト回路２６は、ゲート２８．２９（
第３図）をオンにし、＃００のビット２〜ビツト１２に
対応するセレクト回路１０の各モードセレクト回路２６
は、ゲート２８．２９をオフにする。従って、＃００の
ビットｌに対応するセレクト回路１０からのみＡＣＫ信
号１９が出力され、ビット２〜ビツト１２に対応する各
セレクト回路１０からはＡＣＫ信号１９は出力されない
。

一方、特には図示しないＭＰＵが、＃００のイメージ出
力１６に対する接続状態を確認したい場合には、＃００
のモード信号２２のチップセレクト＃１と＃２を共にア
クティブにし、かつ、読み出しを指示するＲ／Ｗ信号１
８を与える。これにより、＃００のビット１〜ビツト１
２の各セレクト回路１０の各モードセレクト回路２６　
（第３図）が、各レジスタ２７に対してセットされてい
るＭＰＵデータ２１の出力を指示する。

ただし、前記したようにビット１に対応するセレクト回
路１０のゲート２８はオンであるが、ビット２〜ビツト
１２に対応する各セレクト回路１０の各ゲート２８はオ
フとなっている。

従って、＃００のビット１に対応するセレクト回路１０
からのみＭＰＬＩデータ２１が読み出されるため、ビッ
ト２〜ビツト１２の各セレクト回路１０から同一のＭＰ
Ｕデータ２１が読み出されてしまう無駄と、それによる
信号の衝突を避けることができる。このように読み出さ
れたＭＰＵデータ２１により、特には図示しないＭＰＵ
は＃００のイメージ出力１６に対する接続状態を簡単に
知ることができる。

なお、試験時等においては、＃００のモード信号２２と
して、チップセレクト＃１をアクティブにし、チップセ
レクト＃２は逆にインアクティブにする。チップセレク
ト＃２がインアクティブの場合、通常モードというモー
ドになり、＃ＯＯの１２個のセレクト回路１０内の各モ
ードセレクト回路２６（第３図）が、バス応答抑止信号
２４を受は付けないモードになる。これにより、各モー
ドセレクト回路２６は、各ゲー）２８．２９をオンにし
、１２個全てからＡＣＫ信号１９を出力でき、また、各
レジスタ２７からＭＰＵデータ２１を出力できる状態に
する。従って、１２個の各セレクト回路１０の試験を個
別に行うことが可能となる。

この場合、特には図示しない手段により、１２個のセレ
クト回路１０のうちいずれか１つのみを動作させること
ができるように制御される。

以上に示した＃００の１２個のセレクト回路１０に対す
る動作と同様の動作を、＃００〜＃４７の各々１２個ず
つの４８組のセレクト回路１０に対して行うことにより
、＃００〜＃４７の全てのイメージ出力１６に対するネ
ットワークの設定を行うことができる。

第２図及び第３図の実施例において、イメージ人力１５
とイメージ出力１６の敗は共に４８ということかられか
るように、２のべき乗の数にする必要はなく、制限はな
い。また、イメージ人力２５とイメージ出力２６の敗は
同一である必要はなく自由度が大きい、更に、バス幅も
１２ビツトに制限されるものではない。

なお、本実施例は、画像処理以外の処理にも適用するこ
とができる。

また、本実施例は、規則的な回路構成を有しセレクト回
路の数が少ないため、集積化が行い易く、装置規模を従
来より小さくすることができる。

〔発明の効果〕

本発明によれば、単純な回路構成のため集積化が行い易
く、装置規模を小さくすることができる。

また、各出力信号バスに対応するバス選択手段（セレク
ト回路）の接続状態が、そのままノード間の接続関係を
示すため、特別なアルゴリズムを必要とせず簡単にネッ
トワークの設定・確認が行える。

また、ある出力信号バスに接続される各信号（ビット）
線対窓の複数のバス選択手段の接続制御は、信号線の本
数に関係なく、同時に行うことができるため、制御の簡
略化及び高速化が図られる。

更に、入力信号バス及び出力信号バスが接続されるノー
ド数に制限がないため、自由度の大きいネットワークを
構成することができる。

【図面の簡単な説明】

第１図（ａｔ、　（ｂｌは、本発明のブロック図、第２
図は、本発明の実施例の構成図、 第３図は、セレクト回路の構成図、 第４図は、従来例の構成図、 第５図（ａｌ〜＋ｄ）は、スイッチの接続状態図である
。 ４−１〜４−Ｌ・・・バス選択手段、 ５・・・入力信号バス、 ６・・・出力信号バス、 ７・・・ホスト、 ８・・・バス接続情報、 ９・・・応答信号。 特許出願人　　　富士通株式会社

Claims (1)

1. 【特許請求の範囲】 １）第１の複数（Ｌ）の信号線からなる信号バスについ
   て、 第２の複数（Ｍ）の入力信号バス（５）のうち任意の１
   つを出力信号バス（６）に接続する動作を、前記各信号
   線毎に個別に行う第１の複数（Ｌ）のバス選択手段（４
   −１〜４−Ｌ）を、第３の複数（Ｎ）の出力信号バス（
   ６）の各々に対応して有することを特徴とするネットワ
   ーク制御装置。 ２）前記各出力信号バス（６）毎に設けられる前記各第
   １の複数（Ｌ）のバス選択手段（４−１〜４−Ｌ）が前
   記各入力信号バス（５）のうちどれを接続するかは外部
   のホスト（７）から供給されるバス接続情報（８）によ
   って制御され、前記ホスト（７）は前記第１の複数（Ｌ
   ）のバス選択手段（４−１〜４−Ｌ）に対して１つの前
   記バス接続情報（８）を同時に供給し、 該バス接続情報（８）が正常に供給されたか否かを示す
   応答信号（９）は前記第１の複数（Ｌ）のバス選択手段
   （４−１〜４−Ｌ）のうち１つからのみ前記ホスト（７
   ）に返送することにより、前記各出力信号バス（６）の
   うち所望の出力信号バスの前記各信号線に対応する前記
   第１の複数（Ｌ）のバス選択手段（４−１〜４−Ｌ）の
   接続制御を同時に行うことを特徴とする請求項１記載の
   ネットワーク制御装置。 ３）前記各バス選択手段（４−１〜４−Ｌ）は、前記各
   入力信号バス（５）から１本ずつ入力する第２の複数（
   Ｍ）の信号線のうち、任意の１本を該バス選択手段が接
   続されている出力信号バス（６）の信号線のうち１本へ
   接続するセレクタと、前記ホスト（７）から供給される
   前記バス接続情報（８）を受信し、それに基づいて前記
   セレクタの接続状態を変更するセレクタ制御手段と、該
   セレクタ制御手段が前記バス接続情報（８）の受信を正
   常に完了したか否かを示す応答信号（９）を前記ホスト
   （７）へ出力するか否かを制御する応答抑止制御手段と
   から構成され、 前記各出力信号バス（６）毎に設けられる前記各第１の
   複数（Ｌ）のバス選択手段（４−１〜４−Ｌ）のうち１
   つのバス選択手段の前記応答抑止制御手段においてのみ
   前記応答信号を前記ホスト（７）へ出力させ、他のバス
   選択手段の前記応答抑止制御手段においては前記応答信
   号（９）を前記ホスト（７）へ出力させないように制御
   を行うことを特徴とする請求項２記載のネットワーク制
   御装置。 ４）前記第２の複数（Ｍ）と前記第３の複数（Ｎ）は同
   数であり、 前記各入力信号バス（５）及び前記各出力信号バス（６
   ）は、パイプライン画像処理システムのパイプライン接
   続構造であるネットワークの各ノードに設けられた前記
   第２の複数（Ｍ又はＮ）の画像処理の基本演算モジュー
   ルに各々１本ずつ接続されることを特徴とする請求項１
   、２、又は３記載のネットワーク制御装置。