JPH05204830A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPH05204830A JPH05204830A JP1359092A JP1359092A JPH05204830A JP H05204830 A JPH05204830 A JP H05204830A JP 1359092 A JP1359092 A JP 1359092A JP 1359092 A JP1359092 A JP 1359092A JP H05204830 A JPH05204830 A JP H05204830A
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- Japan
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- 230000015654 memory Effects 0.000 claims abstract description 11
- 238000012544 monitoring process Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】計算機システムにおいて、ＤＭＡ転送を行う際
に繁雑な手続きをＤＭＡチャネルで行なっていたが、こ
のような手続きなしで入出力装置を制御すること。 【構成】単一入出力バス方式の計算機システムにおいて
入出力バス制御装置１０１を用いることにより、生成さ
れた個別選択信号を用いることで、所望の入出力デバイ
スを選択する。
に繁雑な手続きをＤＭＡチャネルで行なっていたが、こ
のような手続きなしで入出力装置を制御すること。 【構成】単一入出力バス方式の計算機システムにおいて
入出力バス制御装置１０１を用いることにより、生成さ
れた個別選択信号を用いることで、所望の入出力デバイ
スを選択する。
Description
【０００１】
【産業上の利用分野】本発明は入出力制御装置に関し、
特に計算機システムにおける入出力データバスの制御を
行なう際の入出力制御を選択制御する入出力制御装置に
関する。
特に計算機システムにおける入出力データバスの制御を
行なう際の入出力制御を選択制御する入出力制御装置に
関する。
【０００２】
【従来の技術】計算機システムにおける入出力制御装置
は、従来多くのものがあるが中小型の計算機システムに
おいては単一入出力バスによる方式が主な方式とされて
いる。
は、従来多くのものがあるが中小型の計算機システムに
おいては単一入出力バスによる方式が主な方式とされて
いる。
【０００３】単一入出力バス方式とは、図３に示すよう
に、中央処理装置（ＣＰＵ）３０１、メインメモリ３０
２や入出力装置３０３，３０４等の装置を、入出力デー
タバス３０５を介して接続し、これらの装置間のデータ
転送を行なうものである。
に、中央処理装置（ＣＰＵ）３０１、メインメモリ３０
２や入出力装置３０３，３０４等の装置を、入出力デー
タバス３０５を介して接続し、これらの装置間のデータ
転送を行なうものである。
【０００４】データ転送の手順は以下のようである。ま
ず、ＣＰＵ３０１は、入出力装置３０３，３０４に対し
て一定のアドレスを送り、そのアドレスによって前述の
入出力装置３０３，３０４を選択する。このことによ
り、前述のＣＰＵ３０１と前述の入出力装置３０３，３
０４との間の授受を行なうものである。
ず、ＣＰＵ３０１は、入出力装置３０３，３０４に対し
て一定のアドレスを送り、そのアドレスによって前述の
入出力装置３０３，３０４を選択する。このことによ
り、前述のＣＰＵ３０１と前述の入出力装置３０３，３
０４との間の授受を行なうものである。
【０００５】入出力装置３０３，３０４が、例えば磁気
ディスクなどのように大量のデータを取り扱えるように
場合には、前記のような手順では非能率的である。そこ
で、ＤＭＡチャネル方式というものがある。
ディスクなどのように大量のデータを取り扱えるように
場合には、前記のような手順では非能率的である。そこ
で、ＤＭＡチャネル方式というものがある。
【０００６】ＤＭＡチャネル方式とは、メインメモリと
入出力装置とのデータ転送をＣＰＵが直接行なうもので
なく、ＣＰＵは入出力装置に対して、データ転送に必要
な情報だけを送出してやる。これを受けて、入出力装置
はデータ転送を自ら行なう。つまり、メインメモリに対
してアドレスを発行してデータの転送を行なう。この際
のアドレス更新やデータ転送語数の管理は全て入出力装
置側で行なうものである。
入出力装置とのデータ転送をＣＰＵが直接行なうもので
なく、ＣＰＵは入出力装置に対して、データ転送に必要
な情報だけを送出してやる。これを受けて、入出力装置
はデータ転送を自ら行なう。つまり、メインメモリに対
してアドレスを発行してデータの転送を行なう。この際
のアドレス更新やデータ転送語数の管理は全て入出力装
置側で行なうものである。
【０００７】単純な単一入出力バスの制御方式において
はこれらのＣＰＵ、メインメモリ、入出力装置のそれぞ
れのレジスタ、メモリなどに一連のアドレスを付けるこ
とが、前記入出力制御を簡単に行なう一般的な構成であ
る。よって最近の計算機システムにおいてはメインメモ
リに膨大な容量を必要とする傾向があり、アドレスを付
ける際に一定のビット数の中ではアドレスを無駄に使用
してしまう場合が生じてくる。
はこれらのＣＰＵ、メインメモリ、入出力装置のそれぞ
れのレジスタ、メモリなどに一連のアドレスを付けるこ
とが、前記入出力制御を簡単に行なう一般的な構成であ
る。よって最近の計算機システムにおいてはメインメモ
リに膨大な容量を必要とする傾向があり、アドレスを付
ける際に一定のビット数の中ではアドレスを無駄に使用
してしまう場合が生じてくる。
【０００８】そこで、一連のアドレスの上に更に各入出
力装置に対して入出力装置番号を付け、これによって単
一入出力バスに接続された複数の装置の中の所望の装置
を指定選択することが行なわれる。
力装置に対して入出力装置番号を付け、これによって単
一入出力バスに接続された複数の装置の中の所望の装置
を指定選択することが行なわれる。
【０００９】ここで、入出力装置のチャネル転送におい
て一般的なデータブロック転送、コマンドブロック転送
を考える。通常、ブロック転送においてはデータ転送に
おける転送先入出力装置番号が２つ必要である。つまり
ブロック転送では一連のデータ転送を指令するＣＰＵか
らのコマンドを終了する時点で、再び引き続く別のコマ
ンドをＤＭＡチャンネルが読み出してきてブロック転送
を続ける。
て一般的なデータブロック転送、コマンドブロック転送
を考える。通常、ブロック転送においてはデータ転送に
おける転送先入出力装置番号が２つ必要である。つまり
ブロック転送では一連のデータ転送を指令するＣＰＵか
らのコマンドを終了する時点で、再び引き続く別のコマ
ンドをＤＭＡチャンネルが読み出してきてブロック転送
を続ける。
【００１０】従って、ブロック転送の指定を受けたＤＭ
Ａチャネルはデータ転送先の入出力装置番号とコマンド
読み出しの為の転送先入出力装置番号を記憶しておき、
必要なデータの種類によって２つの装置番号を使い分け
る必要がある。
Ａチャネルはデータ転送先の入出力装置番号とコマンド
読み出しの為の転送先入出力装置番号を記憶しておき、
必要なデータの種類によって２つの装置番号を使い分け
る必要がある。
【００１１】
【発明が解決しようとする課題】従来の計算機システム
では、入出力装置の制御を行なう際に、前述したＤＭＡ
チャネルにおける２つの転送先入出力装置番号を記憶
し、また使い分けるといった繁雑な手続きをＤＭＡチャ
ネルに行なわせるという問題点がある。
では、入出力装置の制御を行なう際に、前述したＤＭＡ
チャネルにおける２つの転送先入出力装置番号を記憶
し、また使い分けるといった繁雑な手続きをＤＭＡチャ
ネルに行なわせるという問題点がある。
【００１２】本発明の目的は、前記問題点を解決し、繁
雑な手続きを行わせる必要がないようにした入出力装置
を提供することにある。
雑な手続きを行わせる必要がないようにした入出力装置
を提供することにある。
【００１３】
【課題を解決するための手段】本発明の構成は、ＣＰ
Ｕ、メインメモリ、入出力装置など複数の装置が入出力
バスにそれぞれ入出力デバイスとして接続された入出力
制御装置において、前述の入出力バスに接続されたデバ
イス選択の為のアドレスバスと入出力バスに対し、駆動
されるデバイスを一意的に決める為の信号線と、駆動さ
れるデバイスが前述の信号線からの出力によって一意的
に選択されるように前述の信号線の出力状態を監視する
制御装置とを有し、ＤＭＡ転送を行なう際に前述の信号
線の出力状態に応じて前述の駆動されるデバイスを選択
するようにしたことを特徴とする。
Ｕ、メインメモリ、入出力装置など複数の装置が入出力
バスにそれぞれ入出力デバイスとして接続された入出力
制御装置において、前述の入出力バスに接続されたデバ
イス選択の為のアドレスバスと入出力バスに対し、駆動
されるデバイスを一意的に決める為の信号線と、駆動さ
れるデバイスが前述の信号線からの出力によって一意的
に選択されるように前述の信号線の出力状態を監視する
制御装置とを有し、ＤＭＡ転送を行なう際に前述の信号
線の出力状態に応じて前述の駆動されるデバイスを選択
するようにしたことを特徴とする。
【００１４】
【実施例】本発明の一実施例の入出力制御装置を、図１
に示す。
に示す。
【００１５】図１において、本実施例では、メインメモ
リ１０６を含む単一入出力バス方式に、入出力バス制御
装置１０１と入出力装置１０２，１０３，１０４とを制
御する為の信号線１０５を追加したものである。
リ１０６を含む単一入出力バス方式に、入出力バス制御
装置１０１と入出力装置１０２，１０３，１０４とを制
御する為の信号線１０５を追加したものである。
【００１６】図２においては、入出力バス制御装置１０
１は、データの転送に先立って行なわれる入出力対象と
なるデバイスの決定にあたって、アドレスバス２０１に
のったアドレス、または転送先入出力装置番号をアドレ
スレジスタ２０２で受け、これをデコード回路２０３に
送り、ここでデコードされたアドレスが個別選択信号２
０４として、入出力バスに接続された個々のデバイスに
１対１で送出する。
１は、データの転送に先立って行なわれる入出力対象と
なるデバイスの決定にあたって、アドレスバス２０１に
のったアドレス、または転送先入出力装置番号をアドレ
スレジスタ２０２で受け、これをデコード回路２０３に
送り、ここでデコードされたアドレスが個別選択信号２
０４として、入出力バスに接続された個々のデバイスに
１対１で送出する。
【００１７】ＤＭＡ転送を行なう際に、計算機システム
内の入出力装置は前記の個別選択信号を用いることによ
って制御を行なう。
内の入出力装置は前記の個別選択信号を用いることによ
って制御を行なう。
【００１８】次に、本発明の他の実施例の入出力制御装
置を示す。本実施例は、前記一実施例の内容において、
入出力装置の代わりにＣＰＵに個別選択信号線を接続す
る。つまり、ＣＰＵに対しても本方式において、入出力
バスに接続された１つのデバイスと見なし、個別選択信
号を受信できるように接続する。
置を示す。本実施例は、前記一実施例の内容において、
入出力装置の代わりにＣＰＵに個別選択信号線を接続す
る。つまり、ＣＰＵに対しても本方式において、入出力
バスに接続された１つのデバイスと見なし、個別選択信
号を受信できるように接続する。
【００１９】
【発明の効果】以上説明したように、本発明は、入出力
装置の制御を行なう際に、前述したＤＭＡ転送における
２つの転送先入出力装置番号を記憶するまたはこれを使
い分けるといった繁雑な手続きを、ＤＭＡチャネルに行
なわせる必要が無くなるという効果がある。
装置の制御を行なう際に、前述したＤＭＡ転送における
２つの転送先入出力装置番号を記憶するまたはこれを使
い分けるといった繁雑な手続きを、ＤＭＡチャネルに行
なわせる必要が無くなるという効果がある。
【図１】本発明の一実施例の入出力制御装置の第１の部
分を示すブロック図である。
分を示すブロック図である。
【図２】図１の実施例の第２の部分を示すブロック図で
ある。
ある。
【図３】従来の入出力制御装置を示すブロック図であ
る。
る。
１０１ 入出力バス制御装置 １０２〜１０４，３０３，３０４ 入出力装置 １０５，２０４ 入出力デバイスへの個別選択信号線 １０６，３０２ メインメモリ １０７，２０１，３０５ アドレスバス ２０２ アドレスレジスタ ２０３ デコード回路 ３０１ ＣＰＵ
Claims (1)
- 【請求項１】 中央処理装置と、メインメモリと、複数
の入出力装置とが入出力バスにそれぞれ入出力デバイス
として接続された入出力制御装置において、前記入出力
バスに接続されたデバイス選択の為のアドレスバスと前
記入出力バスとに対し、駆動されるデバイスを一意的に
決める為の信号線と、前記駆動されるデバイスが前記信
号線からの出力によって一意的に選択されるように前記
信号線の出力状態を監視する制御装置とを有し、ＤＭＡ
転送を行なう際に前記信号線の出力状態に応じて前記駆
動されるデバイスを選択するようにしたことを特徴とす
る入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1359092A JPH05204830A (ja) | 1992-01-29 | 1992-01-29 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1359092A JPH05204830A (ja) | 1992-01-29 | 1992-01-29 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204830A true JPH05204830A (ja) | 1993-08-13 |
Family
ID=11837414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1359092A Withdrawn JPH05204830A (ja) | 1992-01-29 | 1992-01-29 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100405507B1 (ko) * | 2001-08-30 | 2003-11-14 | 주식회사 포스코 | 피엘시 제어부의 입, 출력모듈 제어회로 |
| KR100643815B1 (ko) * | 2004-05-10 | 2006-11-10 | 인텔 코오퍼레이션 | 링크-기반 컴퓨팅 시스템 내에서의 ｉ/ｏ 구성 메시징 |
-
1992
- 1992-01-29 JP JP1359092A patent/JPH05204830A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100405507B1 (ko) * | 2001-08-30 | 2003-11-14 | 주식회사 포스코 | 피엘시 제어부의 입, 출력모듈 제어회로 |
| KR100643815B1 (ko) * | 2004-05-10 | 2006-11-10 | 인텔 코오퍼레이션 | 링크-기반 컴퓨팅 시스템 내에서의 ｉ/ｏ 구성 메시징 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |