JPH01258294A - ダイナミック・ランダム・アクセス・メモリ - Google Patents
ダイナミック・ランダム・アクセス・メモリInfo
- Publication number
- JPH01258294A JPH01258294A JP63086419A JP8641988A JPH01258294A JP H01258294 A JPH01258294 A JP H01258294A JP 63086419 A JP63086419 A JP 63086419A JP 8641988 A JP8641988 A JP 8641988A JP H01258294 A JPH01258294 A JP H01258294A
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- JP
- Japan
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- Pending
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- 230000006870 function Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック・ランダム・アクセス・、メモリ
に関し、特に半導体メモリのうち機能の切り換えのでき
るダイナミック・ランダム・アクセス・メモリに関する
。
に関し、特に半導体メモリのうち機能の切り換えのでき
るダイナミック・ランダム・アクセス・メモリに関する
。
現在、半導体メモリの中でも、特に、ダイナミック・ラ
ンダム・アクセス・メモリ（以後ＤＲＡＭと略す）にお
いて、高速化を計るための機能としてページ・モード（
Ｐａｇｅ Ｍｏｄｅ）、 Ｎ Ｂ Ｌモード（Ｎｉｂｂ
ｌｅ Ｍｏｄｅ）、或いはスタチックコラムモート（Ｓ
ｔａｔｉｃ ｃｏｔｕｍｎ Ｍｏｄｅ）といった様々な
ものが実現されている。しかしこれらの機能は、同一デ
バイスにおいては同時にもたせることができず、それぞ
れ別な品種として存在している。例えば、従来のＮＢＬ
モードのデバイスとベージモードのデバイスとの切り換
えについて次に述べる。
ンダム・アクセス・メモリ（以後ＤＲＡＭと略す）にお
いて、高速化を計るための機能としてページ・モード（
Ｐａｇｅ Ｍｏｄｅ）、 Ｎ Ｂ Ｌモード（Ｎｉｂｂ
ｌｅ Ｍｏｄｅ）、或いはスタチックコラムモート（Ｓ
ｔａｔｉｃ ｃｏｔｕｍｎ Ｍｏｄｅ）といった様々な
ものが実現されている。しかしこれらの機能は、同一デ
バイスにおいては同時にもたせることができず、それぞ
れ別な品種として存在している。例えば、従来のＮＢＬ
モードのデバイスとベージモードのデバイスとの切り換
えについて次に述べる。
第４図において、Ｑ１〜Ｑ４はＮチャネルトランジスタ
、Ａ、−、−Ａ、は反転回路、Ｂ、はＮＡＮＤ回路、１
はコラムアドレスストローブ（以下“ＣＡ Ｓ ”とい
う）系制御回路、２はＮＢＬ にプル）系制御回路、５
ＥＥＮＤはセンス完了信号でＣＡＳ系のスタート信号、
ＭＳＩ・２はマスクスライスによる切断もしくはヒユー
ズを示す（以下“ＭＳＩ・ＭＳ２°°という）。
、Ａ、−、−Ａ、は反転回路、Ｂ、はＮＡＮＤ回路、１
はコラムアドレスストローブ（以下“ＣＡ Ｓ ”とい
う）系制御回路、２はＮＢＬ にプル）系制御回路、５
ＥＥＮＤはセンス完了信号でＣＡＳ系のスタート信号、
ＭＳＩ・２はマスクスライスによる切断もしくはヒユー
ズを示す（以下“ＭＳＩ・ＭＳ２°°という）。
この従来の例では、ＭＳＩ・ＭＳ２部分を接続状態とす
れば一度ＣＡＳ系がアクティブ状態となると、ＣＡＳ系
のアクティブ信号Ｃにより接点ａおよび１〕を低電位に
クランプする。その結束Ｃ凰−Ｓ−信号かりセット状態
となってもＣＡＳ系のリセットはされず、ＮＢＬ系グ）
みかりセットされ、Ｃ−入炉信号に同期してＮ ｎ Ｌ
、系のみが動作する。すなわち第４［￥１に示す回路は
、ＮＢＬモードで動作する。また、ＭＳＩおよびＭＳ２
か切断状態であれば、ＣＡＳ系のアクティブ信号Ｃによ
り接点ａおよびｂにはなんら変化も与えず、Ｃ’ Ａ
ｓ’−信号に同期してＣＡＳ系は動作する。すなわらベ
ージモードの動作が可能となる。
れば一度ＣＡＳ系がアクティブ状態となると、ＣＡＳ系
のアクティブ信号Ｃにより接点ａおよび１〕を低電位に
クランプする。その結束Ｃ凰−Ｓ−信号かりセット状態
となってもＣＡＳ系のリセットはされず、ＮＢＬ系グ）
みかりセットされ、Ｃ−入炉信号に同期してＮ ｎ Ｌ
、系のみが動作する。すなわち第４［￥１に示す回路は
、ＮＢＬモードで動作する。また、ＭＳＩおよびＭＳ２
か切断状態であれば、ＣＡＳ系のアクティブ信号Ｃによ
り接点ａおよびｂにはなんら変化も与えず、Ｃ’ Ａ
ｓ’−信号に同期してＣＡＳ系は動作する。すなわらベ
ージモードの動作が可能となる。
このようにＭＳＩおよびＭＳ２を接続するか否かによっ
て、２つの機能の切り換えを行なっていた。
て、２つの機能の切り換えを行なっていた。
上述したように、従来の機能の切り換えに際しては、接
点ＭＳＩ・ＭＳ２を拡散工程における後工程でマスタス
ライス１ヒするか、或いはヒユーズを設けてマスタセー
バ等で切断するかといったように、ハード的に行なって
いた。そのために組立て漫の切り換えは不可能であると
いう欠点かある。
点ＭＳＩ・ＭＳ２を拡散工程における後工程でマスタス
ライス１ヒするか、或いはヒユーズを設けてマスタセー
バ等で切断するかといったように、ハード的に行なって
いた。そのために組立て漫の切り換えは不可能であると
いう欠点かある。
上述した従来の機能の切り換え方法がハードウェア的な
ものに対して本発明は、ダミーサイクルの種類に応じて
機能を切り換えるといったソフトウェア的な方法を用い
るという相違点を有する。
ものに対して本発明は、ダミーサイクルの種類に応じて
機能を切り換えるといったソフトウェア的な方法を用い
るという相違点を有する。
本発明のダイナミック・ランダム・アクセス・メモリは
、ダイナミック・ランダム・アクセス・メモリにおいて
、電源投入後の初期設定時のダミーサイクルの種類に応
じてデバイスの機能を切替えるための判定回路を備えて
構成される。
、ダイナミック・ランダム・アクセス・メモリにおいて
、電源投入後の初期設定時のダミーサイクルの種類に応
じてデバイスの機能を切替えるための判定回路を備えて
構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示す回路図である。
まず、第１図により本発明の詳細な説明する。
本実施例においては、デバイスの機能を切換えるための
判定回路はＣＢ Ｓ （ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ
）判定回路１１と、ワンショット発生回路１２と、ラッ
チ回路１３・１４とから構成される。
判定回路はＣＢ Ｓ （ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ
）判定回路１１と、ワンショット発生回路１２と、ラッ
チ回路１３・１４とから構成される。
本発明は、ダミーサイクルがラス・オンリー・リフレッ
シ、：Ｌ （ＲＡＳ ｏｎｌｙ ｒｅｆｒｅｓｈ、以下
” ＲＯＲ”という）時にＮＢＬモードに、ダミーサイ
クルがキャス・ビフォア・ラス・リフレッシュ（ＣＡＳ
ｂｅｆｏｒｅ ＲＡＳ ｒｅｆｒｅｓｈ、以下” Ｃ
Ｂ Ｒ”という）時にベージモードになるように切換え
判定回路を設けてソフトウェア的に機能切換えを行った
ものである。
シ、：Ｌ （ＲＡＳ ｏｎｌｙ ｒｅｆｒｅｓｈ、以下
” ＲＯＲ”という）時にＮＢＬモードに、ダミーサイ
クルがキャス・ビフォア・ラス・リフレッシュ（ＣＡＳ
ｂｅｆｏｒｅ ＲＡＳ ｒｅｆｒｅｓｈ、以下” Ｃ
Ｂ Ｒ”という）時にベージモードになるように切換え
判定回路を設けてソフトウェア的に機能切換えを行った
ものである。
第２図において、ＲＡＳはロウ・アドレス・ストローブ
、ｍはコラム・アドレス・ストローブで外部入力信号で
ある。Ａ−Ａ、 ・Ａ２・・・は反転回路、Ｂ −Ｂ
、 ・Ｂ２はＮＡＮＤ回路、ＣはＮＯＲ回路、Ｄは遅
延回路、Ｑｐ＋−Ｑｐ□はＰチャネルトランジスタ、Ｑ
ＮＩ・ＱＮ２・Ｑｔ”Ｃ６はＮチャネルトランジスタ、
１はＣＡＳ系制御回路、２はＮＢＬ系制御回路、５ＥＥ
ＮＤはセンス完了信号でＣＡＳ系のスタート信号である
。
、ｍはコラム・アドレス・ストローブで外部入力信号で
ある。Ａ−Ａ、 ・Ａ２・・・は反転回路、Ｂ −Ｂ
、 ・Ｂ２はＮＡＮＤ回路、ＣはＮＯＲ回路、Ｄは遅
延回路、Ｑｐ＋−Ｑｐ□はＰチャネルトランジスタ、Ｑ
ＮＩ・ＱＮ２・Ｑｔ”Ｃ６はＮチャネルトランジスタ、
１はＣＡＳ系制御回路、２はＮＢＬ系制御回路、５ＥＥ
ＮＤはセンス完了信号でＣＡＳ系のスタート信号である
。
本発明の動作は、πτ丁信号・”Ｃｈ、−信号を高電位
の状態で電源投入することで、ラッチ回路１３の出力Ｍ
は低電位にすることができる。その後、ダミーサイクル
実行の際、例えばこの第１図で示した実施例の場合、Ｒ
ＯＲを行なった場合、ＲＡＳ信号がアクティブ状！（低
電位）からリセット状態（高電位）に変化する時に、Ｎ
ＡＮＤ回路Ｂ１の出力に、高電位から低電位のワンショ
ットパルスが発生し、ラッチ回路１３の出力Ｍに高電位
が生じる。それと同時にラッチ回路１のＱｐ＋・ＱＮＩ
は非導通状態となり、ラッチ状態を保つ。また、出力Ｍ
は、第３図においてＣＡＳ系制御の初段に入力され、ト
ランジスタＱ５ ・Ｃ６を常に導通状態に保つ。これは
、前述した従来技術のＭＳＩ・ＭＳ２が接続された状態
に相当し、ＮＢＬモードの動作を可能にする。この後Ｃ
ＢＲを行なったとしてもラッチ１３の出力ＭがＮＯＲ回
路Ｃ２に入力されているため、ラッチ回路１４の出力は
低電位を保持する。
の状態で電源投入することで、ラッチ回路１３の出力Ｍ
は低電位にすることができる。その後、ダミーサイクル
実行の際、例えばこの第１図で示した実施例の場合、Ｒ
ＯＲを行なった場合、ＲＡＳ信号がアクティブ状！（低
電位）からリセット状態（高電位）に変化する時に、Ｎ
ＡＮＤ回路Ｂ１の出力に、高電位から低電位のワンショ
ットパルスが発生し、ラッチ回路１３の出力Ｍに高電位
が生じる。それと同時にラッチ回路１のＱｐ＋・ＱＮＩ
は非導通状態となり、ラッチ状態を保つ。また、出力Ｍ
は、第３図においてＣＡＳ系制御の初段に入力され、ト
ランジスタＱ５ ・Ｃ６を常に導通状態に保つ。これは
、前述した従来技術のＭＳＩ・ＭＳ２が接続された状態
に相当し、ＮＢＬモードの動作を可能にする。この後Ｃ
ＢＲを行なったとしてもラッチ１３の出力ＭがＮＯＲ回
路Ｃ２に入力されているため、ラッチ回路１４の出力は
低電位を保持する。
次に電源投入後にＣＢＲリフレッシュを行なった場合、
ＮＡＮＤ回路Ｂ２の出力に高電位から低電位のレベル変
化が生し、ラッチ回路１４の出力は高な位となり、同時
にトランジスタＱｐ＋・（コ。
ＮＡＮＤ回路Ｂ２の出力に高電位から低電位のレベル変
化が生し、ラッチ回路１４の出力は高な位となり、同時
にトランジスタＱｐ＋・（コ。
は非導通状態となり、ラッチ状態を保つ。ラッチ回路１
４の出力はＮＯＲ回路（づ、に入力されているためラッ
チ回路１３の出力Ｍは低電位を保持し、そのｆｉｌ Ｒ
ＯＲを行なっても、出力Ｍへ影響を与えない。そのため
、トランジスタＱ５ ・Ｑ６は常に非導通状態を保持し
、前述した従来技術のＭＳｌ・ＭＳ２の切断状態に相当
しページモードでの動作を可能にする。
４の出力はＮＯＲ回路（づ、に入力されているためラッ
チ回路１３の出力Ｍは低電位を保持し、そのｆｉｌ Ｒ
ＯＲを行なっても、出力Ｍへ影響を与えない。そのため
、トランジスタＱ５ ・Ｑ６は常に非導通状態を保持し
、前述した従来技術のＭＳｌ・ＭＳ２の切断状態に相当
しページモードでの動作を可能にする。
以上説明したように本発明は、ダミーサイクルの種類に
応じて機能を切り換えるための判定回路を設けることに
より、ソフトウェアに従って機能を切り換えることがで
き１デバイスで複数種類の機能を持たせることかできる
という効果がある。
応じて機能を切り換えるための判定回路を設けることに
より、ソフトウェアに従って機能を切り換えることがで
き１デバイスで複数種類の機能を持たせることかできる
という効果がある。
第１図は本発明の一実施例の構成を示す回路図、第２図
は従来の技術による構成の一例を示Ｖ回路図。 １・・・ＣＡＳ系制御回路、２・・ＮＢＬ系制御回路、
１１・・・ＣＢＲ判定回路、１２・・・ワンショット発
生回路、１３・１４・・・ラッチ回路。
は従来の技術による構成の一例を示Ｖ回路図。 １・・・ＣＡＳ系制御回路、２・・ＮＢＬ系制御回路、
１１・・・ＣＢＲ判定回路、１２・・・ワンショット発
生回路、１３・１４・・・ラッチ回路。
Claims (1)
- ダイナミック・ランダム・アクセス・メモリにおいて、
電源投入後の初期設定時のダミーサイクルの種類に応じ
てデバイスの機能を切替えるための判定回路を備えて成
ることを特徴とするダイナミック・ランダム・アクセス
・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086419A JPH01258294A (ja) | 1988-04-07 | 1988-04-07 | ダイナミック・ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086419A JPH01258294A (ja) | 1988-04-07 | 1988-04-07 | ダイナミック・ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258294A true JPH01258294A (ja) | 1989-10-16 |
Family
ID=13886364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086419A Pending JPH01258294A (ja) | 1988-04-07 | 1988-04-07 | ダイナミック・ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258294A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11353869A (ja) * | 1998-05-13 | 1999-12-24 | Lg Semicon Co Ltd | 半導体メモリ装置の動作モ―ド選択回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103895A (ja) * | 1985-08-07 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリおよびその動作方法 |
| JPS6361495A (ja) * | 1986-08-29 | 1988-03-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1988
- 1988-04-07 JP JP63086419A patent/JPH01258294A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103895A (ja) * | 1985-08-07 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリおよびその動作方法 |
| JPS6361495A (ja) * | 1986-08-29 | 1988-03-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11353869A (ja) * | 1998-05-13 | 1999-12-24 | Lg Semicon Co Ltd | 半導体メモリ装置の動作モ―ド選択回路 |
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