JPH03178097A - リフレッシュ機能付ダイナミックメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はダイナミックメモリに関し、特にそのリフレッ
シュ動作に関する。

従来技術 一般に、ダイナミックメモリのリフレッシュ動作にはＲ
Ａ　Ｓ　（Ｒｏｗ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）オ
ンリリフレッシュ、ＣＡ　Ｓ　（Ｃｏｌｕｍｎ　Ａｄｄ
ｒｅｓｓ　５ｔｒｏｂｅ　）ビフォアＲＡＳリフレッシ
ュ及びヒドンリフレッシュ動作の３種類がある。これら
はいずれの動作も少なくとも２個以上のリフレッシュタ
イミングを入力しなければならなかった。

その従来のダイナミックメモリについて第３図を用いて
説明する。第３図は従来のダイナミックメモリの主要部
の槽底を示すブロック図である。

図において、ダイナミックメモリ１０はＲＡＳ入力用の
端子８とＣＡＳ入力用の端子９とを有しており、これら
端子８．９に対してＲＡＳ、ＣＡＳを入力し、さらに図
示せぬアドレス入力端子、ライトイネーブル端子等に各
信号を入力することにより、ロウアドレスバッファ６、
カラムアドレスバッファ７からアドレスが送出され、図
示せぬメモリセルに対してデータの書込み・読出しが行
われる。

また、リフレッシュ動作については、本メモリでは上述
した３種類の動作のうち、ＣＡＳビフオアＲＡＳリフレ
ッシュ動作が行われるものとする。

そのＣＡＳビフォアＲＡＳリフレッシュ動作を行うのが
リフレッシュコントロール部４及びアドレスカウンタ５
である。

リフレッシュコントロール部４はＣＡＳビフォアＲＡＳ
リフレッシュサイクルを認識する機能を有している。つ
まり、このリフレッシュコントロールＮ４に対してＣＡ
ＳとＲＡＳとを所定時間以上のタイミング差で入力する
ことにより、リフレッシュサイクルが認識されることと
なる。すなわち、第４図に示されているように、まずＣ
ＡＳを入力し、その後ＲＡＳを入力することによってリ
フレッシュサイクルが認識されることになる。なお、一
般にＣＡＳはＲＡＳが立下るよりＣＡＳセットアツプ時
間以上前に立下げなければならない。

アドレスカウンタ５はリフレッシュ時に内部アドレスを
生成するものである。つまり、リフレッシュコントロー
ル部４によってリフレッシュサイクルが認識された後、
このアドレスカウンタ５が図示せぬメモリセルへのアド
レスを順に送出し、１０つ（行）ずつのリフレッシュが
行われることとなる。なお、リフレッシュ動作が行われ
ている間はＲＡＳがロウアドレスバッファ６に入力され
ているものとする。

上述した従来のダイナミックメモリではＲＡＳ。

ＣＡＳ信号のリフレッシュ制御をしなければならない。

そして、そのリフレッシュ動作のために、メモリ外部に
おいて、リフレッシュ用のＲＡＳ。

ＣＡＳを生成しなければならず、それらを生成するため
のリフレッシュ用のＲＡＳ、ＣＡＳ制御回路が必要にな
るという欠点があった。

また、ＲＡＳオンリリフレッシュ動作を行うメモリにお
いては、ＣＡＳの入力が不要となるが、ＲＡＳの他にリ
フレッシュアドレスを入力する必要があり、そのリフレ
ッシュアドレスを生成する回路をメモリ外部に設けなけ
ればならないという欠点があった。

さらにまた、ヒドンリフレッシュ動作を行うメモリにお
いてもＲＡＳとＣＡＳとを入力する必要があり、同様の
欠点があった。

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的はＲＡＳ、ＣＡＳ。

リフレッシュアドレス等、複数種類の信号を入力せずに
リフレッシュ動作を行うことができるダイナミックメモ
リを提供することである。

発明の構成 本発明によるダイナミックメモリは、第１の信号と第２
の信号とが所定時間以上のタイミング差で入力されたと
きリフレッシュ動作を行う自己リフレッシュ手段を有す
るダイナミックメモリであって、外部からのリフレッシ
ュ指示信号を前記所定時間以上遅延させて送出する遅延
手段を有し、前記リフレッシュ指示信号及び前記遅延手
段の出力信号を前記自己リフレッシュ手段に対して入力
するようにしたことを特徴とする。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明によるダイナミックメモリの主要部の溝
底を示すブロック図であり、第３図と同等部分は同一符
号により示されている。

図において、１はリフレッシュ要求入力用の端子（Ｒｆ
ｎ　）、２は端子１に入力されるリフレッシュ要求信号
を遅延させるための遅延線、３は通常時のＲＡＳとリフ
レッシュ時のＲＡＳとを切替えるマルチプレクサである
。

マルチプレクサ３は通常の読出し、書込み動作の際、Ｒ
ＡＳを送出し、リフレッシュ時においては端子１に入力
されたリフレッシュ要求をＲＡＳとして送出するもので
ある。

リフレッシュコントロール部４は第３図、すなわち従来
のものと同様であり、ＣＡＳとＲＡＳとが所定時間以上
のタイミング差で入力されたとき、リフレッシュサイク
ルを認識するものである。

アドレスカウンタ５も第３図、すなわち従来のものと同
様にメモリセルに対してアドレスを順に送出するもので
ある。

かかる構成において、端子１にリフレッシュ要求が入力
された場合、それがＣＡＳビフォアＲＡＳリフレッシュ
動作におけるＣＡＳとなる。さらに、遅延線２によって
ＣＡＳビフォアＲＡＳリフレッシュ動作におけるＲＡＳ
が生成される。そして、これら、ＣＡＳ及びＲＡＳがリ
フレッシュコントロール部４で認識され、マルチプレク
サ３によりＲＡＳが送出され、ロウアドレスバッファ６
からメモリセルヘリフレッシュアドレスが供給されるこ
ととなる。

よって、その動作をタイムチャートで示せば、第２図の
ようになる。つまり、端子１に信号を入力するだけて従
来のＣＡＳ及びＲＡＳに相当する信号がメモリ内で生成
されてリフレッシュコントロール部４に入力されること
となる。なお、このとき、ＲＡＳ、ＣＡＳは不要であり
、常にハイレベルである。また、図中のＴは遅延線２に
よる遅延時間であり、この遅延時間はＣＡＳセットアツ
プ時間以上でなければならない。

つまり、本発明によれば、端子１に対して１つの信号を
入力するだけでＣＡＳビフォアＲＡＳリフレッシュ動作
を行えることとなる。

発明の詳細 な説明したように本発明は、リフレッシュ要求入力用の
端子を設けておき、メモリ内部でＣＡＳビフォアＲＡＳ
リフレッシュサイクルを生成することにより、リフレッ
シュタイミング用ＲＡＳ。

ＣＡＳ及びリフレッシュアドレスを外部から供給する必
要がなく、それらを生成するための外付は回路を削減で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるリフレッシュ機能付ダイ
ナミックメモリ１０の内部構成を示すブロック図、第２
図は第１図のダイナミックメモリにおけるリフレッシュ
動作を示すタイムチャート、第３図は従来のダイナミッ
クメモリの内部構成を示すブロック図、第４図は第３図
のダイナミックメモリにおけるリフレッシュ動作を示す
タイムチャートである。 主要部分の符号の説明 １・・・・・・端子 ２・・・・・・遅延線 ３・・・・・・マルチプレクサ ４・・・・・・リフレッシュコントロール部・・アドレ
スカウンタ

Claims (1)

【特許請求の範囲】
1. （１）第１の信号と第２の信号とが所定時間以上のタイ
   ミング差で入力されたときリフレッシュ動作を行う自己
   リフレッシュ手段を有するダイナミックメモリであって
   、外部からのリフレッシュ指示信号を前記所定時間以上
   遅延させて送出する遅延手段を有し、前記リフレッシュ
   指示信号及び前記遅延手段の出力信号を前記自己リフレ
   ッシュ手段に対して入力するようにしたことを特徴とす
   るリフレッシュ機能付ダイナミックメモリ。