JPH01258471A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH01258471A JPH01258471A JP8689988A JP8689988A JPH01258471A JP H01258471 A JPH01258471 A JP H01258471A JP 8689988 A JP8689988 A JP 8689988A JP 8689988 A JP8689988 A JP 8689988A JP H01258471 A JPH01258471 A JP H01258471A
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- JP
- Japan
- Prior art keywords
- film
- polysilicon
- gate electrode
- polysilicon film
- oxidation
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳ型半導体装置の製造方法に関するもの
である。
である。
従来の技術
近年、低消費電力の要求からＭＯＳ型半導体装置が多く
利用されるようになってきた。一方、集積回路の集積度
が増加するにつれて半導体装置の寸法を小さくすること
が求められているが、ＭＯＳ型半導体装置のゲート長を
短かくしていくと、いわゆるショートチャンネル効果が
生じ、半導体装置のしきい１１電圧が著しく低下するこ
とが知られており、ゲート電極の寸法制蔀が＠要となっ
てきている。
利用されるようになってきた。一方、集積回路の集積度
が増加するにつれて半導体装置の寸法を小さくすること
が求められているが、ＭＯＳ型半導体装置のゲート長を
短かくしていくと、いわゆるショートチャンネル効果が
生じ、半導体装置のしきい１１電圧が著しく低下するこ
とが知られており、ゲート電極の寸法制蔀が＠要となっ
てきている。
以下に従来のＭＯＳ型半導体装置の製造方法について説
明する。第２図（ａ）、 （ｂ）は従来のＭＯＳ型半導
体装置の製造方法の一部分の工程断面図であり、１１は
シリコン基板、１２は素子分離領域、１３は拡散層、１
４はゲート酸化膜、１５はポリシリコン膜、１７はレジ
スト膜、１８は酸化されたポリシリコン膜である。
明する。第２図（ａ）、 （ｂ）は従来のＭＯＳ型半導
体装置の製造方法の一部分の工程断面図であり、１１は
シリコン基板、１２は素子分離領域、１３は拡散層、１
４はゲート酸化膜、１５はポリシリコン膜、１７はレジ
スト膜、１８は酸化されたポリシリコン膜である。
まず、シリコン基板１１に既知の技術にて厚い酸化膜の
素子分離領域１２を形成する。次にシリコン基板１１の
中にイオン注入を行い、しきい値電圧を設定する拡散層
１３を形成する。この後、ゲート酸化１［４を成長させ
、その上にゲート電極となるポリシリコン膜１５を成長
させる。ついで、ポリシリコン膜１５にリンを高濃度に
気相拡散し低抵抗膜とする。さらに、リンガラス化した
ポリシリコン膜を選択除去後、光露光技術、電子ビーム
露光技術、Ｘ線露光技術、あるいはイオンビーム露光技
術を用いてレジスト膜１７を所望のレジストパターンに
形成し、このレジストパターンをマスクとして、ポリシ
リコン膜１５をドライエッチにより選択除去しゲート電
極とする。このときの状態は第２図ｆａ）に示される。
素子分離領域１２を形成する。次にシリコン基板１１の
中にイオン注入を行い、しきい値電圧を設定する拡散層
１３を形成する。この後、ゲート酸化１［４を成長させ
、その上にゲート電極となるポリシリコン膜１５を成長
させる。ついで、ポリシリコン膜１５にリンを高濃度に
気相拡散し低抵抗膜とする。さらに、リンガラス化した
ポリシリコン膜を選択除去後、光露光技術、電子ビーム
露光技術、Ｘ線露光技術、あるいはイオンビーム露光技
術を用いてレジスト膜１７を所望のレジストパターンに
形成し、このレジストパターンをマスクとして、ポリシ
リコン膜１５をドライエッチにより選択除去しゲート電
極とする。このときの状態は第２図ｆａ）に示される。
次に、レジスト膜１７を除去し、第２図（ｂ）に示すよ
うに、素子分離領域１２のエツジ部の段差部などで除去
しきれなかったポリシリコン！２１５のエッチ残漬がポ
リシリコン同層間の電気的短絡の原因とならぬように、
熱酸化法を用いてポリシリコンＷ：！１５のエッチ残漬
を酸化し、絶縁物とする。このとき同時にポリシリコン
からなるゲート電極の側壁および表面も酸化される。さ
らに、このときに酸化がゲートｍｆｆ１部のゲート酸化
膜１４へ侵食し、ポリシリコン膜１５が持ち上げられて
、ゲート電極の両端１９でゲート酸化＃９厚が増加する
ゲートバーズビークと呼ばれる形状となり実効的なチャ
ンネル長の減少が発生することがある。
うに、素子分離領域１２のエツジ部の段差部などで除去
しきれなかったポリシリコン！２１５のエッチ残漬がポ
リシリコン同層間の電気的短絡の原因とならぬように、
熱酸化法を用いてポリシリコンＷ：！１５のエッチ残漬
を酸化し、絶縁物とする。このとき同時にポリシリコン
からなるゲート電極の側壁および表面も酸化される。さ
らに、このときに酸化がゲートｍｆｆ１部のゲート酸化
膜１４へ侵食し、ポリシリコン膜１５が持ち上げられて
、ゲート電極の両端１９でゲート酸化＃９厚が増加する
ゲートバーズビークと呼ばれる形状となり実効的なチャ
ンネル長の減少が発生することがある。
発明が解決しようとする課題
しかしながら上記の従来の製造方法では、ポリシリコン
膜１５からなるゲート電極の表面が酸化され絶縁物とな
るため、導電性を有した実効的なゲート電極の寸法が細
くなり、さらには、ゲートバーズビーク形状となること
で、ＭＯＳ型半導体装置のチャンネル長が変化する。特
に、ポリシリコン膜１５が酸化により薄くなるためゲー
ト電極の電気抵抗値が増加する問題があった。ぞのため
、酸化を高い精度で制御する必要が生じるが、リンを高
濃度に拡散されたポリシリコン膜１５は、増速酸化現象
でシリコン基板１１に比べて酸化速度が著しく速いため
、工程が１１！雑になり、制御ｌｌ精度が損なわれたと
きには、ＭＯＳ型半導体装置の特性にばらつきが生じる
ことになる。
膜１５からなるゲート電極の表面が酸化され絶縁物とな
るため、導電性を有した実効的なゲート電極の寸法が細
くなり、さらには、ゲートバーズビーク形状となること
で、ＭＯＳ型半導体装置のチャンネル長が変化する。特
に、ポリシリコン膜１５が酸化により薄くなるためゲー
ト電極の電気抵抗値が増加する問題があった。ぞのため
、酸化を高い精度で制御する必要が生じるが、リンを高
濃度に拡散されたポリシリコン膜１５は、増速酸化現象
でシリコン基板１１に比べて酸化速度が著しく速いため
、工程が１１！雑になり、制御ｌｌ精度が損なわれたと
きには、ＭＯＳ型半導体装置の特性にばらつきが生じる
ことになる。
本発明は上記した従来の問題点を解決するものでＭＯＳ
型半導体＃７Ａｌのゲート電極の寸法を変えることなく
、ポリシリコンのエッチ残漬をＭｔすることのできるＭ
ＯＳ型半導体装置の製造方法を提供することを目的とす
るものである。
型半導体＃７Ａｌのゲート電極の寸法を変えることなく
、ポリシリコンのエッチ残漬をＭｔすることのできるＭ
ＯＳ型半導体装置の製造方法を提供することを目的とす
るものである。
課題を解決するための手段
上記問題点を解決するため、本発明のＭＯＳ型半導体装
置の製造方法は、ポリシリコン膜の酸化工程前に、耐酸
化性被膜でポリシリコン膜からなるゲート電極の表面部
を覆う処理を施すものである。
置の製造方法は、ポリシリコン膜の酸化工程前に、耐酸
化性被膜でポリシリコン膜からなるゲート電極の表面部
を覆う処理を施すものである。
さらに、本発明は、ゲート電極の表面部を耐酸化性被膜
で習う工程として、ポリシリコン膜上に耐酸化性被膜を
成長させる工程と、前記耐酸化性被膜およびポリシリコ
ン膜を所定のゲート電極パターンに形成する工程と、前
記耐酸化性被膜上にさらに耐′ｆａ（を性被膜を形成し
たのち上記耐酸化性被膜を所望形状にエツチングする工
程を罷えたものである。
で習う工程として、ポリシリコン膜上に耐酸化性被膜を
成長させる工程と、前記耐酸化性被膜およびポリシリコ
ン膜を所定のゲート電極パターンに形成する工程と、前
記耐酸化性被膜上にさらに耐′ｆａ（を性被膜を形成し
たのち上記耐酸化性被膜を所望形状にエツチングする工
程を罷えたものである。
作用
上記構成によれば、ポリシリコンからなるゲート電極の
表面部を耐酸化性被膜で覆うことで、ゲート電極の表面
部が酸化されず、ゲート寸法が酸化により減少すること
なく、ポリシリコン膜のエッチ残漬を酸化することがで
きる。
表面部を耐酸化性被膜で覆うことで、ゲート電極の表面
部が酸化されず、ゲート寸法が酸化により減少すること
なく、ポリシリコン膜のエッチ残漬を酸化することがで
きる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第１図（ａ）〜（ｄ）は、本発明の一実施例におけるＭ
ＯＳ型半導体装置の製造方法の一部分の工程断面図を示
す、第１図において、１はシリコン基板、２は素子分離
領域、３は拡散層、４はゲート酸化膜、５はポリシリコ
ン膜、６は耐酸化性被膜、としての窒化シリコン膜７は
レジスト膜である。
ＯＳ型半導体装置の製造方法の一部分の工程断面図を示
す、第１図において、１はシリコン基板、２は素子分離
領域、３は拡散層、４はゲート酸化膜、５はポリシリコ
ン膜、６は耐酸化性被膜、としての窒化シリコン膜７は
レジスト膜である。
゛まず、シリコン基板１に既知の技術にて厚い酸化膜の
素子分離領域２を形成する。次に、シリコン基板１の中
にイオン注入を行い、しきい値電圧を設定する拡散層３
を形成する。この後、ゲート酸化膜４を成長させ、その
上にゲート電極となるポリシリコン膜５を成長させる。
素子分離領域２を形成する。次に、シリコン基板１の中
にイオン注入を行い、しきい値電圧を設定する拡散層３
を形成する。この後、ゲート酸化膜４を成長させ、その
上にゲート電極となるポリシリコン膜５を成長させる。
ついで、ポリシリコン膜５にリンを高ｉ１度に気相拡散
し低抵抗膜とする。ついで、リンガラス化したポリシリ
コン犠を選択除去した後、窒化シリコン躾６を周知のＣ
ＶＤ法にて厚さ０．１μｍに成長させる。さらに、光露
光技術、電子ビーム露光技術、Ｘ線露光技術、あるいは
イオンビーム露光技術を用いてレジスト膜７を所望のレ
ジストパターンに形成し、このレジストパターンをマス
クとして、窒化シリコン膜６とポリシリコンＷＡ５をそ
れぞれドライエッチにより選択除去しゲート電極パター
ンとする。このときの状態は第１図（ａ）に示される。
し低抵抗膜とする。ついで、リンガラス化したポリシリ
コン犠を選択除去した後、窒化シリコン躾６を周知のＣ
ＶＤ法にて厚さ０．１μｍに成長させる。さらに、光露
光技術、電子ビーム露光技術、Ｘ線露光技術、あるいは
イオンビーム露光技術を用いてレジスト膜７を所望のレ
ジストパターンに形成し、このレジストパターンをマス
クとして、窒化シリコン膜６とポリシリコンＷＡ５をそ
れぞれドライエッチにより選択除去しゲート電極パター
ンとする。このときの状態は第１図（ａ）に示される。
次に、レジスト膜７を除去し第１図（ｂ）に示すように
、ＣＶＤ法により窒化シリコン模６を厚さ０．１μｍに
成長させる。次に、第１図（Ｃ）に示すように、窒化シ
リコン躾６を異方性エツチングし、ポリシリコン膜５か
らなるゲート電極の上面部および側壁部に窒化シリコン
膜６を残す。さらに、第１図（ｄ）において、素子分離
領域２のエツジ部の段差部などで除去しきれなかったポ
リシリコン膜５のエッチ残漬がポリシリコン同居間の電
気的短絡の原因とならぬように、熱酸化法を用いてポリ
シリコン膜５のエッチ残渣を酸化し、絶縁物とする。以
降は公知の技術にて、ＭＯＳ型半導体装置を形成するこ
とができる。
、ＣＶＤ法により窒化シリコン模６を厚さ０．１μｍに
成長させる。次に、第１図（Ｃ）に示すように、窒化シ
リコン躾６を異方性エツチングし、ポリシリコン膜５か
らなるゲート電極の上面部および側壁部に窒化シリコン
膜６を残す。さらに、第１図（ｄ）において、素子分離
領域２のエツジ部の段差部などで除去しきれなかったポ
リシリコン膜５のエッチ残漬がポリシリコン同居間の電
気的短絡の原因とならぬように、熱酸化法を用いてポリ
シリコン膜５のエッチ残渣を酸化し、絶縁物とする。以
降は公知の技術にて、ＭＯＳ型半導体装置を形成するこ
とができる。
なお、本実施例では、ポリシリコン膜からなるゲート電
極の表面部を覆う耐酸化性被膜として、窒化シリコンを
用いたが、炭化シリコン、酸化アルミ等の耐酸化性を有
する被膜であれば有効であることは言うまでもない。
極の表面部を覆う耐酸化性被膜として、窒化シリコンを
用いたが、炭化シリコン、酸化アルミ等の耐酸化性を有
する被膜であれば有効であることは言うまでもない。
このように本実施例によれば、ポリシリコンからなるゲ
ート電極の表面部および側壁部を耐酸イヒ性被膜で覆う
ことで、ゲート電極の表面部が酸化されず、ＭＯＳ型半
導体装置のゲート電極の電気抵抗値を変えることなく、
さらにゲートバーズビーク形状となることがないので、
ゲート長が減少するようなことはなく、エッチ残漬を酸
化して絶縁物とすることができる。
ート電極の表面部および側壁部を耐酸イヒ性被膜で覆う
ことで、ゲート電極の表面部が酸化されず、ＭＯＳ型半
導体装置のゲート電極の電気抵抗値を変えることなく、
さらにゲートバーズビーク形状となることがないので、
ゲート長が減少するようなことはなく、エッチ残漬を酸
化して絶縁物とすることができる。
発明の効果
以上本発明のＭＯＳ型半導体装置の￥Ｊ造方法によれば
、ポリシリコン膜からなるゲート電極の表面部を酸化す
ることなく、ポリシリコン膜のエッチ残漬を酸化するこ
とができ、ゲート電極の電気抵抗値が変わらない製造方
法を提供することができ、特に、高集積度回路の超微細
半導体装置の形成などにおいて優れている。
、ポリシリコン膜からなるゲート電極の表面部を酸化す
ることなく、ポリシリコン膜のエッチ残漬を酸化するこ
とができ、ゲート電極の電気抵抗値が変わらない製造方
法を提供することができ、特に、高集積度回路の超微細
半導体装置の形成などにおいて優れている。
第１図（ａ）〜（ｄ）は本発明の一実施例におけるＭＯ
Ｓ型半導体装置の製造方法の工程を説明する断面図、第
２図（ａ）（ｂ）は従来のＭＯＳ型半導体装置の製造方
法の工程を説明する断面図である。 １・・・シリコン基板、２・・・素子分離領域、３・・
・拡散層、４・・・ゲート酸イヒ膜、５・・・ポリシリ
コン膜、６・・・窒化シリコン税（耐酸化性被膜）、７
・・・レジスト膜。 代理人 森 本 義 弘 第１図そのｌ 第１因その２ 第２図 ／９ ｔＱ
Ｓ型半導体装置の製造方法の工程を説明する断面図、第
２図（ａ）（ｂ）は従来のＭＯＳ型半導体装置の製造方
法の工程を説明する断面図である。 １・・・シリコン基板、２・・・素子分離領域、３・・
・拡散層、４・・・ゲート酸イヒ膜、５・・・ポリシリ
コン膜、６・・・窒化シリコン税（耐酸化性被膜）、７
・・・レジスト膜。 代理人 森 本 義 弘 第１図そのｌ 第１因その２ 第２図 ／９ ｔＱ
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳ型半導体装置のポリシリコン膜からなるゲー
ト電極の表面部を耐酸化性被膜で覆った後、熱酸化を行
うＭＯＳ型半導体装置の製造方法。 ２、ゲート電極の表面部を耐酸化性被膜で覆う工程とし
て、ポリシリコン膜上に耐酸化性被膜を成長させる工程
と、前記耐酸化性被膜およびポリシリコン膜を所定のゲ
ート電極パターンに形成する工程と、前記耐酸化性被膜
上にさらに耐酸化性被膜を形成したのち上記耐酸化性被
膜を所望形状にエッチングする工程とを備えた請求項１
記載のＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8689988A JPH01258471A (ja) | 1988-04-08 | 1988-04-08 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8689988A JPH01258471A (ja) | 1988-04-08 | 1988-04-08 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01258471A true JPH01258471A (ja) | 1989-10-16 |
Family
ID=13899682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8689988A Pending JPH01258471A (ja) | 1988-04-08 | 1988-04-08 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01258471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008514019A (ja) * | 2004-09-21 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイス及び同デバイスを形成する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248071A (ja) * | 1985-08-28 | 1987-03-02 | Nec Corp | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JPS62216268A (ja) * | 1986-03-17 | 1987-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-04-08 JP JP8689988A patent/JPH01258471A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248071A (ja) * | 1985-08-28 | 1987-03-02 | Nec Corp | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JPS62216268A (ja) * | 1986-03-17 | 1987-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008514019A (ja) * | 2004-09-21 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイス及び同デバイスを形成する方法 |
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