JPS62216268A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62216268A JPS62216268A JP61058737A JP5873786A JPS62216268A JP S62216268 A JPS62216268 A JP S62216268A JP 61058737 A JP61058737 A JP 61058737A JP 5873786 A JP5873786 A JP 5873786A JP S62216268 A JPS62216268 A JP S62216268A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- oxide film
- forming
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01326—Aspects related to lithography, isolation or planarisation of the conductor
Landscapes
- Semiconductor Memories (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ゲート電極の形成にあたり、ゲート酸化膜、導電膜、絶
縁膜と順次被膜を積層し、ゲート電極形成のバターニン
グ開口に絶縁膜のサイドウオールを形成したのちセルフ
ァライン的にフィールド酸化膜を形成する工程を含むも
の。
縁膜と順次被膜を積層し、ゲート電極形成のバターニン
グ開口に絶縁膜のサイドウオールを形成したのちセルフ
ァライン的にフィールド酸化膜を形成する工程を含むも
の。
本発明は半導体装置の製造方法に係わり、ゲート電極と
フィールド酸化膜形成方法に関する。
フィールド酸化膜形成方法に関する。
半導体集積回路をよりコンパクトに、より集積度を高く
することは時代の趨勢であり、そのために種々の努力が
なされており、ＥＦＲＯＭ （ＥｒａｓａｂｌｅＰｒ
ｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏ
ｒｙ）に対しても同様である。
することは時代の趨勢であり、そのために種々の努力が
なされており、ＥＦＲＯＭ （ＥｒａｓａｂｌｅＰｒ
ｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏ
ｒｙ）に対しても同様である。
従来のＥＦＲＯＭはフィールド酸化膜形成後ポリＳｉの
フローティングゲートをマスクによりパターニングして
いたので、マスク合わせ余裕分パターンが大きくなり、
集積度をあげる上で好ましくなかった。
フローティングゲートをマスクによりパターニングして
いたので、マスク合わせ余裕分パターンが大きくなり、
集積度をあげる上で好ましくなかった。
本発明ではゲート電極に対しセルファライン的にフィー
ルド酸化膜を形成し、集積度の向上をはかろうとするも
のである。
ルド酸化膜を形成し、集積度の向上をはかろうとするも
のである。
第２図（ａ）〜（ｄ）は従来例におけるゲート電極形成
工程を説明するための模式的断面図である。
工程を説明するための模式的断面図である。
第２図（ａ）は窒化膜にフィールド酸化膜形成用開口を
窓開けした状態を示す。
窓開けした状態を示す。
この図において、１はＳｉ基板で、この表面に初期酸化
膜８を厚さ約５００人形成、更にこの上にＣＶＤ窒化膜
（Ｓｉ３Ｎｇ膜）４を約１０００人形成する。
膜８を厚さ約５００人形成、更にこの上にＣＶＤ窒化膜
（Ｓｉ３Ｎｇ膜）４を約１０００人形成する。
次いで窒化膜４にフィールド酸化膜形成用の開口５の窓
開けを行う。
開けを行う。
第２図（ｂ）はフィールド酸化膜を形成した状態を示す
。
。
１０００℃、ウェット０□中の熱処理で約７０００人の
フィールド酸化膜７を形成する。このとき、窒化膜１３
の開口５の下縁部にバーズビークを生ずる。
フィールド酸化膜７を形成する。このとき、窒化膜１３
の開口５の下縁部にバーズビークを生ずる。
第２図（ｃ）はポリＳｉ膜を被覆形成した状態を示す。
この図において、窒化膜４を除去したのち、酸化膜を約
５００人エツチングして初期酸化膜８を除去する。つい
で、再びドライ０２．１０００℃で熱処理して約５００
人の厚さのゲート酸化膜２をＳｉ基板１の表面に形成す
る。ついで、ポリＳｉ膜３を約５０００人ＣＶＤ法で被
覆形成する。
５００人エツチングして初期酸化膜８を除去する。つい
で、再びドライ０２．１０００℃で熱処理して約５００
人の厚さのゲート酸化膜２をＳｉ基板１の表面に形成す
る。ついで、ポリＳｉ膜３を約５０００人ＣＶＤ法で被
覆形成する。
第２図（ｄ）はポリＳｉのゲート電極をパターニング形
成した状態を示す。
成した状態を示す。
ポリＳｉ膜３にマスクを用い、ＣＰａガスによりプラズ
マエツチングして、ゲート電極３を形成する。
マエツチングして、ゲート電極３を形成する。
更にこのあと、図面に表示しないが、窒化膜被覆、ポリ
Ｓｉのコントロールゲート膜被着、ポリＳ＋に燐の拡散
、ついでコントロールゲート等をパターニングしてＳｉ
基板１を露出する。スルー酸化膜を形成しソース、ドレ
イン形成用のＡｓイオンを１２し、スルー酸化膜を除去
してコントロールゲート等の上にブロック酸化膜を熱酸
化により形成して、ＥＦＲＯＭの両ゲートが形成される
。
Ｓｉのコントロールゲート膜被着、ポリＳ＋に燐の拡散
、ついでコントロールゲート等をパターニングしてＳｉ
基板１を露出する。スルー酸化膜を形成しソース、ドレ
イン形成用のＡｓイオンを１２し、スルー酸化膜を除去
してコントロールゲート等の上にブロック酸化膜を熱酸
化により形成して、ＥＦＲＯＭの両ゲートが形成される
。
この方法においては、フィールド酸化膜７に対してポリ
Ｓｉのゲート電極３はセルファライン的に形成されてい
ないので、マスク合わせ余裕が必要となるために、ゲー
ト電極３が大きくなる欠点を有している。又、バーズビ
ークを生ずるので表面平坦度を損なう欠点もある。
Ｓｉのゲート電極３はセルファライン的に形成されてい
ないので、マスク合わせ余裕が必要となるために、ゲー
ト電極３が大きくなる欠点を有している。又、バーズビ
ークを生ずるので表面平坦度を損なう欠点もある。
（発明が解決しようとする問題点〕
ポリＳｉのゲート電極に対しフィールド酸化膜をセルフ
ァライン的に形成し、マスク合わせ余裕をとる必要をな
くすること、およびバーズビークに基づくゲート電極の
盛り上がりをなくす。
ァライン的に形成し、マスク合わせ余裕をとる必要をな
くすること、およびバーズビークに基づくゲート電極の
盛り上がりをなくす。
上記問題点の解決は、Ｓｉｉ板の表面に、一旦熱酸化膜
を形成した後、この熱酸化膜を除去し、再び熱酸化処理
を行い、ゲート酸化膜を形成する工程と、前記ゲート酸
化膜の表面に導電膜を被着形成し、更にその上に第１絶
縁膜を被着形成する工程と、前記第１絶縁膜、導電膜に
パターニングによりフィールド酸化膜形成用の開口を形
成する工程と、この上に全面に第２絶縁膜を被着形成し
、次いで前記第２絶縁膜の厚さ分だけ異方性エツチング
を行い、開口の側壁に絶縁膜のサイドウオールを形成す
る工程と、開口にフィールド酸化膜を形成し、ついで第
１絶縁膜およびサイドウオールを除去し、ゲート電極の
導電膜を露出せしめる工程とを含む本発明による半導体
装置の製造方法により達成される。
を形成した後、この熱酸化膜を除去し、再び熱酸化処理
を行い、ゲート酸化膜を形成する工程と、前記ゲート酸
化膜の表面に導電膜を被着形成し、更にその上に第１絶
縁膜を被着形成する工程と、前記第１絶縁膜、導電膜に
パターニングによりフィールド酸化膜形成用の開口を形
成する工程と、この上に全面に第２絶縁膜を被着形成し
、次いで前記第２絶縁膜の厚さ分だけ異方性エツチング
を行い、開口の側壁に絶縁膜のサイドウオールを形成す
る工程と、開口にフィールド酸化膜を形成し、ついで第
１絶縁膜およびサイドウオールを除去し、ゲート電極の
導電膜を露出せしめる工程とを含む本発明による半導体
装置の製造方法により達成される。
ゲート電極用ポリＳｉ膜の上に形成した窒化膜のパター
ンを基にして、窒化膜のサイドウオールの形成後フィー
ルド酸化を行うもので、フィールド酸化膜の形成がゲー
ト電極に対してセルファライン的になされ、バーズビー
クの形成も殆どない。
ンを基にして、窒化膜のサイドウオールの形成後フィー
ルド酸化を行うもので、フィールド酸化膜の形成がゲー
ト電極に対してセルファライン的になされ、バーズビー
クの形成も殆どない。
第１図（ａ）〜（ｄ）は本発明におけるゲート電極形成
工程を説明するための模式的断面図である。
工程を説明するための模式的断面図である。
これら図において第２図と同じ名称のものは同じ符号で
示す。
示す。
第１図（ａ）は窒化膜、ポ’ＪＳｉ膜、ゲート酸化膜に
フィールド酸化膜形成用の開口を窓開けした状態を示す
。
フィールド酸化膜形成用の開口を窓開けした状態を示す
。
Ｓｉ基板１の表面をウェット０２中で酸化し、後出来た
酸化膜を除去し、表面の汚れを取り去る。
酸化膜を除去し、表面の汚れを取り去る。
ついで、１０００℃ＨＣｌガス中で処理して約５００人
の厚さのゲート酸化膜２を形成する。
の厚さのゲート酸化膜２を形成する。
次ぎに、導電膜たるポリＳｉ膜３を５０００人の厚さに
ＣＶＤ法で被着形成する。その上に第１絶縁膜たる窒化
膜４をＣＶＤ法で３０００人被着形成する。続いて、窒
化膜４、ポリＳｉ膜３ゲート酸化膜２にフィールド酸化
膜形成用の開口５を窓開けする。
ＣＶＤ法で被着形成する。その上に第１絶縁膜たる窒化
膜４をＣＶＤ法で３０００人被着形成する。続いて、窒
化膜４、ポリＳｉ膜３ゲート酸化膜２にフィールド酸化
膜形成用の開口５を窓開けする。
第１図（ｂ）窒化膜のサイドウオールを形成した状態を
示す。
示す。
第２ｗＡ縁膜たる窒化１ｆ！６を厚さ約２０００人、Ｃ
ＶＩ）法で全面に被覆形成する。ついで、窒化膜６を厚
さ約２０００人異方性ドライエツチングして、開口５の
底部にＳｉ基板１１を露出せしめると同時に、開口５の
側壁に窒化膜のサイドウオール６ａを形成する。
ＶＩ）法で全面に被覆形成する。ついで、窒化膜６を厚
さ約２０００人異方性ドライエツチングして、開口５の
底部にＳｉ基板１１を露出せしめると同時に、開口５の
側壁に窒化膜のサイドウオール６ａを形成する。
異方性ドライエツチングはガス： ＣＦ４ 、Ｏ□、圧
カニ０．Ｉ Ｔｏｒｒ 、電カニ１００Ｗの条件で行う
。
カニ０．Ｉ Ｔｏｒｒ 、電カニ１００Ｗの条件で行う
。
第１図（Ｃ）はフィールド酸化膜を形成した状態膜を示
す。
す。
１０００℃、ウェット０２中で熱処理して厚さ約７００
０人のフィールド酸化膜７を開口５の底部Ｓｉ基板１の
露出部に形成する。このときフィールド酸化膜７のバー
ズビーク部に乗る大部分はサイドウオール６で、ゲート
電極のポリＳｉ膜３はその端が僅かにかかる程度である
。従って、ゲート電極３の表面は殆ど平坦に保たれる。
０人のフィールド酸化膜７を開口５の底部Ｓｉ基板１の
露出部に形成する。このときフィールド酸化膜７のバー
ズビーク部に乗る大部分はサイドウオール６で、ゲート
電極のポリＳｉ膜３はその端が僅かにかかる程度である
。従って、ゲート電極３の表面は殆ど平坦に保たれる。
第１図（ｄ）は窒化膜を除去した状態を示す。
窒化膜４および窒化膜のサイドウオール６ａをエツチン
グ除去する。
グ除去する。
この後のコントロールゲート膜形成等の工程は従来の方
法と同様にする。
法と同様にする。
ここで、フィールド酸化膜７はポリＳｉ膜３のゲート電
極に対してセルファライン的に形成されるのでマスク合
わせ余裕度をみる必要がなくそれだけパターンが小さく
出来、且つゲート電極表面が平坦に出来る利点がある。
極に対してセルファライン的に形成されるのでマスク合
わせ余裕度をみる必要がなくそれだけパターンが小さく
出来、且つゲート電極表面が平坦に出来る利点がある。
この実施例においては、第１図（ａ）に示す如くゲート
酸化膜２まで開口５を形成したが、ここでポリＳｉ膜３
は開口するがゲート酸化膜２は開口しないで残して次の
工程に入ってもよい。このときはバーズビークへのゲー
ト電極３の乗り掛かりが若干増加するのみである。
酸化膜２まで開口５を形成したが、ここでポリＳｉ膜３
は開口するがゲート酸化膜２は開口しないで残して次の
工程に入ってもよい。このときはバーズビークへのゲー
ト電極３の乗り掛かりが若干増加するのみである。
以上詳細に説明したように本発明によれば、ゲート電極
に対してセルファライン的にフィールド酸化膜を形成す
るので、マスク合わせ余裕分集積度を上げることが出来
る。又、ゲート電極も平坦に形成出来る。
に対してセルファライン的にフィールド酸化膜を形成す
るので、マスク合わせ余裕分集積度を上げることが出来
る。又、ゲート電極も平坦に形成出来る。
第１図（ａ）〜（ｄ）は本発明におけるゲート電極形成
工程を説明するための模式的断面図、第２図（ａ）〜（
ｄ）は従来例におけるゲート電極形成工程を説明するた
めの模式的断面図である。 図において、 １はＳｉ基板、 ２はゲート酸化膜、 ３は導電膜（ポリＳｉ膜）、 ４は第１絶縁膜（窒化膜）、 ５は開口、 ６は第２絶縁膜（窒化膜）、 ６ａはサイドウオール、 ７はフィールド酸化膜
工程を説明するための模式的断面図、第２図（ａ）〜（
ｄ）は従来例におけるゲート電極形成工程を説明するた
めの模式的断面図である。 図において、 １はＳｉ基板、 ２はゲート酸化膜、 ３は導電膜（ポリＳｉ膜）、 ４は第１絶縁膜（窒化膜）、 ５は開口、 ６は第２絶縁膜（窒化膜）、 ６ａはサイドウオール、 ７はフィールド酸化膜
Claims (1)
- 【特許請求の範囲】 Ｓｉ基板（１）の表面に、一旦熱酸化膜を形成した後、
この熱酸化膜を除去し、再び熱酸化処理を行い、ゲート
酸化膜（２）を形成する工程と、前記ゲート酸化膜（２
）の表面に導電膜（３）を被着形成し、更にその上に第
１絶縁膜（４）を被着形成する工程と、 前記第１絶縁膜（４）、導電膜（３）にパターニングに
よりフィールド酸化膜（７）形成用の開口（５）を形成
する工程と、 この上に全面に第２絶縁膜（６）を被着形成し、次いで
前記第２絶縁膜（６）の厚さ分だけ異方性エッチングを
行い、開口（５）の側壁に絶縁膜のサイドウォール（６
ａ）を形成する工程と、開口（５）にフィールド酸化膜
（７）を形成し、ついで第１絶縁膜（４）およびサイド
ウォール（６ａ）を除去し、ゲート電極の導電膜（３）
を露出せしめる工程とを含む ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058737A JPS62216268A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058737A JPS62216268A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62216268A true JPS62216268A (ja) | 1987-09-22 |
Family
ID=13092827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61058737A Pending JPS62216268A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216268A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258471A (ja) * | 1988-04-08 | 1989-10-16 | Matsushita Electron Corp | Ｍｏｓ型半導体装置の製造方法 |
| EP0825641A1 (fr) * | 1996-08-21 | 1998-02-25 | Commissariat A L'energie Atomique | Procédé de réalistation d'un transistor à contacts auto-alignés |
| US6869849B2 (en) * | 2000-10-25 | 2005-03-22 | Nec Electronics Corporation | Semiconductor device and its manufacturing method |
-
1986
- 1986-03-17 JP JP61058737A patent/JPS62216268A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258471A (ja) * | 1988-04-08 | 1989-10-16 | Matsushita Electron Corp | Ｍｏｓ型半導体装置の製造方法 |
| EP0825641A1 (fr) * | 1996-08-21 | 1998-02-25 | Commissariat A L'energie Atomique | Procédé de réalistation d'un transistor à contacts auto-alignés |
| FR2752644A1 (fr) * | 1996-08-21 | 1998-02-27 | Commissariat Energie Atomique | Procede de realisation d'un transistor a contacts auto-alignes |
| US6869849B2 (en) * | 2000-10-25 | 2005-03-22 | Nec Electronics Corporation | Semiconductor device and its manufacturing method |
| US7439602B2 (en) * | 2000-10-25 | 2008-10-21 | Nec Electronics Corporation | Semiconductor device and its manufacturing method |
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