JPH01258560A - ペデスタルクランプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） ′本発明は、画像信号をクランプパルスによってクラン
プし、それをディジタル信号に変換する装置におけるペ
デスタルクランプ回路に関するものである。

（従来の技術） ペデスタルクランプ回路は、画像信号Ｓｉをクランプパ
ルスＣＰによってクランプする回路であるが、その画像
信号Ｓｉ及びクランプパルスＣＰは例えば第２図及び第
３図のような波形をしている。

即ち、第２図は画像信号Ｓｉの一例としてコンポーネン
トＹ信号の波形を示したもので、水平同期信号ａと映像
信号すとの間には、その両者を分けるために約４μｓの
ペデスタル（帰線消去レベル）期間すが設けられている
。なお、第２図中のｄはアナログ／ディジタル（以下、
Ａ／Ｄという）変換範囲である。また、第３図は一般的
なりランプパルス波形の一例を示すもので、このクラン
プパルスＣＰは水平同期信号ａの立下がりから約５．６
μｓ遅れたパルス幅約２．８ｔｔｓのパルス波形である
。

そして、ペデスタルクランプ回路は、第３図のクランプ
パルスＣＰに基づき、第２図における水平同期信号ａ後
のペデスタル期間すの間にＮデスタル電位を、Ａ／Ｄ変
換器入力の変換可能電圧の最小値に固定する機能を有し
ている。

従来、この種のペデスタルクランプ回路としては、テレ
ビジョン学会用、画像エレクトロニクス講座５「画像電
子回路」初版（昭５４−７−２０＞コロナ社、Ｐ、７２
−７７に記載されるものがあった。以下、その構成を図
を用いて説明する。

第４図は従来のペデスタルクランプ回路の一構成例を示
す回路図、及び第５図はその等価回路図である。

第４図において、信号源１０の出力側にはペデスタルク
ランプ回路２０が接続され、さらにそのペデスタルクラ
ンプ回路２０の出力側に増幅回路３０が接続されている
。信号源１０は、トランジスタ１１．１２及び抵抗１３
．１４で画像信号Ｓｉを増幅する回路である。ペデスタ
ルクランプ回路２０は、トランジスタ１２のエミッタに
接続された結合用のコンデンサ２１を有し、そのコンデ
ンサ２１の出力側ノードＮ１には、クランプパルスＣＰ
によりオン、オフするスイッチング用トランジスタ２２
のコレクタが接続され、さらにそのトランジスタ２２の
エミッタが基準電位ＥＣを介してグランドに接続されて
いる。トランジスタ２２のコレクタに接続された増幅回
路３０は、トランジスタ３１及び抵抗３２．３３を有し
、それらが電源電圧Ｖｃｃとグランドとの間に直列に接
続され、そのトランジスタ３１のコレクタから出力Ｓｏ
を取り出ず回路である。

第５図の等価回路では、信号源１０が信号源ｅｇと抵抗
Ｒｇで表わされ、ペデスタルクランプ回路２０が結合用
コンデンサ２１、スイッチング用トランジスタ２２、抵
抗Ｒｓ及び基準電圧Ｅｃで表わされ、さらに増幅回路３
０がその入力インピーダンスＲｉで表わされている。

以上の構成において、Ｉ・ランジスタ２２がオンのとき
にノードＮ１の電位が基準電位Ｅｃに固定される。帰線
期間毎にトランジスタ２２がオンするようなタイミング
でそのトランジスタ２２のベースにクランプパルスＣＰ
を印加すると、そのトランジスタ２２がオフして映像信
号を通している期間は、コンデンサ２１の端子電圧が基
準電圧Ｅｃと同じ値に充電されてしまっているので、こ
の基準電圧Ｅｃを基準電位として映像信号が次段の増幅
回路３０に加えられることになる。この増幅回路３０の
出力Ｓｏを図示しないＡ／Ｄ変換器でディジタル信号に
変換すれば、ディジ画像画像信げが得られる。従って、
基準電圧Ｅｃを調整して増幅回路出力Ｓｏのペデスタル
電位をＡ／Ｄ変換可能電圧の最小値に合わせることによ
り、所期の目的が達成できることになる。

第６図は従来の他のペデスタルクランプ回路の構成例を
示す回路図である。

このペデスタルクランプ回路は、結合用のコンデンサ４
１を有し、そのコンデンサ４１の出力１則ノードＮ２が
逆相の差動増幅器４２の（−）側入力端子に接続され、
その差動増幅器４２の出力ＳＯがダイオードゲート４３
及び抵抗Ｒｆを介してノードＮ２にフィードバック接続
されている。

ダイオードゲート４３は、クランプパルスＣＰ及びその
逆相クランプパルスフによりオン、オフする回路であり
、この回路がオンの時に抵抗Ｒｆによってフィードバッ
クループが形成される。なお、差動増幅器４２の（＋）
側入力端子には基準電圧Ｅｃが印加されると共に、ノー
ドＮ２には抵抗Ｒ１ｉが、コンデンサ４１の入力側には
信号源ｃｇ及び抵抗Ｒ，ｇがそれぞれ接続されている。

このペデスタルクランプ回路において、映像信号期間で
はフィードバックループが切り離されるので、差動増幅
器４２は高利得の逆相増幅回路として働く。クランプ期
間では多電のフィードバックが掛けられるので、結合用
コンデンサ４１の端子から見た増幅回路の入力インピー
ダンスは非常に低く、ノードＮ２の直流電位は基準電圧
Ｅｃによって規定される。また、この場合の増幅利得Ｇ
ｃは、抵抗ＲｉとＲｆとだけによって決まり、Ｇｃ＝Ｒ
ｆ／Ｒｉで安定であるから、出力Ｓｏの電位も安定なも
のとなる。フィードバックループが切り難された映像信
号期間では、入力インピーダンスは抵抗Ｒｉとなる。即
ち、時定数ＣＲｉ（但し、Ｃはコンデンサ４１の容量）
が映像信号期間より十分大きければ出力端子の基準電位
は一定に保たれる。この回路の出力Ｓｏを図示しないＡ
／Ｄ変換器でディジタル信号に変換すれば、ディジタル
画像信号が得られる。この回路の場合も、基準電圧Ｅｃ
を調整して出力ＳｏをＡ／Ｄ変換可能電圧の最小値に合
わせることにより、所期の目的が達成できる。

（発明が解決しようとする課題） しかしながら、上記構成の回路では、ペデスタルクラン
プ回路に与える基準電位Ｅｃによって出力Ｓｏの基準電
位を決めているため、トランジスタ２２、差動増幅器４
２、ダイオードゲート４３等の使用素子に製造誤差等の
ばらつきがある場合、出力Ｓｏ’、即ちＡ／Ｄ変換器入
力の基準電位に誤差が生じ、それを補正するために基準
電圧Ｅｃを調整する必要があった。基準電圧Ｅｃは通常
、定電圧回路で生成するわけであるが、その定電圧回路
の出力電圧を前記基準電位の誤差に応じて変化させるこ
とになると、定電圧回路の回路構成が複雑化すると共に
部品点数が増えるという問題が生じ、比較的簡単な回路
構成で、かつ部品点数が少なく、しかも精度の高いペデ
スタルクランプ回路を得ることが困難であった。

本発明は前記従来技術が持っていた課題として、基準電
圧の調整が必要であり、それによって回路構成が複雑に
なる共に部品点数が増えるという点について解決したベ
デスクルクランブ回路を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、画像信号めペデス
タルレベルをクランプパルスによって規定の電位にクラ
ンプするペデスタルクランプ回路において、前記画像信
号をディジタル信号に変換するＡ／Ｄ変換器と、前記Ａ
／Ｄ変換器のディジタル出力における一つのデータパタ
ーンをペデスタルデータと定め、該ディジタル出力が該
ペデスタルデータより大きいことを判定する第１の判定
回路、及び該ディジタル出力が該ペデスタルデータより
小さいことを判定する第２の判定回路と、前記第１．第
２の判定回路の各判定出力と前記クランプパルスとの論
理積をそれぞれとる第１．第２のゲート回路と、前記第
１．第２のゲート回路の出力信号によって前記Ａ／Ｄ変
換器の入力信号の直流レベルを補正する補正回路とを、
設けたものである。

前記補正回路は、前記画像信号の直流成分を遮断するコ
ンデンサと、前記第１．第２のゲート回路の出力信号に
よりオン、オフ動作して前記コンデンサに対する充放電
電流を制御する第１．第２のスイッチ素子とを備え、前
記充放電電流により、前記コンデンサで遮断された画像
信号の直流成分を供給する構成にしてもよい。また前記
補正回路は、コンデンサと、前記第１．第２のゲート回
路の出力信号によりオン、オフ動作して前記コンデンサ
に対する充放電電流を制御する第１．第２のスイッチ素
子と、加算回路とを（ｉｉ６え、前記第１゜第２のスイ
ッチ素子の制御により前記コンデンサに蓄えた電位と、
前記画像信号とを前記加算回路によって加算する構成に
してもよい。

前記第１および第２の判定回路は、前記ペデスタルデー
タと前記ディジタル出力とを比較する比較回路で構成し
てもよい。

（作用） 本発明によれば、以上のようにペデスタルクランプ回路
を構成してので、Ａ／Ｄ変換器によりディジタル化され
たディジタル画像データは、第１゜第２の判定回路でデ
コード（解読）され、その結果に基づき、第１．第２の
ゲート回路でクランプパルスのゲート制御が行われ、そ
のゲート制御された信号で補正回路に対してフィードバ
ックタラップがかけられる。そのため、無調整でクラン
プレベルの設定が可能になると共に、回路構成の簡単化
と集積回路化による部品点数の最小化が図れる。

また、補正回路をコンデンサ及び第１．第２のスイッチ
素子等で構成した場合、回路構成の簡単化が図れる。さ
らにその補正回路を、加算回路を付加して構成した場合
、画像信号に対する波形歪がなくなり、画像信号に対す
る忠実な伝達が可能となる。さらにまた、第１および第
２の判定回路を比較回路で構成した場合、ペデスタルデ
ータに対する変更の容易化が図れる。

従って前記課題を解決できるのである。

（実施例） 第１図は本発明の第１の実施例を示すペデスタルクラン
プ回路の回路図である。

このペデスタルクランプ回路は、例えば第２図の画像信
号Ｓｉのペデスタルレベルを信号Ｓ７１゜Ｓ７２によっ
て規定の電位にクランプする補正回路５０と、この補正
回路５０の出力信号Ｓ　５０をディジタル信号に変換す
る例えば８ビツトのフラシュ型Ａ／Ｄ変換器６０とを備
え、そのＡ／Ｄ変換器６０の出力側に、第１の判定回路
である８人力のノアゲート（以下、ＮＯＲゲートという
）６１、第２の判定回路である７人力のオアゲート（以
下、ＯＲゲートという）６２、及び第１．第２のゲート
回路である２ｇ４の２人カアンドゲート（以下、ＡＮＤ
ゲートという）７１．７２が接続されている。

補正回路５０は、画像信号Ｓ１の直流成分を遮断するコ
ンデンサ５１，３個の抵抗５２．５３゜５４、第１．第
２のスイッチ素子である２個のアナログスイッチ５５，
５６、及びトランジスタ５７を備えている。コンデンサ
５１の出力１則ノードＮｉｌは、抵抗５２及びアナログ
スイッチ５５を介して正の電源Ｖ（＋）に接続されると
共に、抵抗５３及びアナログスイッチ５６を介して負の
電源Ｖ　（−）に接続されている。アナログスイッチ５
５．５６は、制御入力である信号Ｓ７１゜７２Ｓが論理
“１°°のときにオン、論理″゛０”のときにオフする
機能を有している。またノードＮｉｌには、トランジス
タ５７のベースが接続され、そのトランジスタ５７のコ
レクタが正電源■（＋）に接続されると共に、そのエミ
ッタが抵抗５４を介して負電源Ｖ（−）に接続されてい
る。

トランジスタ５７及び抵抗５４で構成されるエミッタフ
ォロワ回路は、入力インピーダンスを大きくするバッフ
ァ機能を有しており、ノードＮｉｌの電位変化に対応し
て変化する電位の信号Ｓ５０をトランジスタ５７のエミ
ッタから出力してＡ／Ｄ変換器６０に供給する回路であ
る。

Ａ／Ｄ変換器６０は、信号８５０を入力する入力端子、
Ａ／Ｄ変換用のクロック信号φを入力するクロック端子
ＣＬＫ、及び８ビツトの出力端子０ＵＴＯ〜ＯＵ’ｌ”
７を有し、供給されるクロック信号φ毎に信号Ｓ５０を
ディジタル化して０〜２５５までの値を取る８ビツトの
ディジタル画像データＳ６０を出力端子０ＵＴＯ〜０Ｕ
Ｔ７から出力する機能を有している。最下位ビット（Ｌ
　Ｓ　Ｂ　）の出力端子０ＵＴＯから最上位ビット（Ｍ
ＳＢ）の出力端子ＯＵ　’Ｔ’　７までは、入力ＮＯＲ
ゲート６１の入力側に接続され、さらに下位２ビット目
の出力端子０ＵＴＩから最上位ビット（ＭＳＢ）の出力
端子０ＵＴ７までは、７人力ＯＲゲート６２の入力側に
接続されている。８人力ＮＯＲゲート６１の出力信号３
６１は例えば第３図のクランプパルスＣＰと共に第１の
２人力ＡＮＤゲート７１の入力側に接続され、さらに７
人力ＯＲゲート６２の出力信号Ｓ６２は前記クランプパ
ルスＣＰと共に第２の２人力ＡＮＤゲート７２の入力側
に接続され、その第１．第２のＡＮＤゲート７］、、７
２の出力信号Ｓ７１゜３７２がそれぞれアナログスイッ
チ５５．５６に接続されている。ここで、８ビツトのデ
ィジタル画像データＳ６０において、そのデータＳ６０
の例えば１（即ち、ＬＳＩ３−”１”でそれ以外のビッ
トが１１０１１＞がペデスタルデータと定められている
。従って、ＮＯＲゲート６１はディジタル画像データＳ
６０がベデス多ルデータ（＝１）より大きいことを判定
し、ＯＲゲート６２はディジタル画像データＳ６０がペ
デスタルデータ（＝１）より小さいことを判定する機能
を有している。

第７図は第１図のタイムチャートであり、この図を参照
しつつ第１図の動作を説明する。

第１図のペデスタルクランプ回路は、コンデンサ５１に
蓄えられる直流電荷を制御して画像信号Ｓｔのペデスタ
ルレベルをＡ／Ｄ変換器６０でディジタル信号に変換し
たとき、ディジタル画像データＳ６０が１になるように
動作する。その動作を第７図の区間’ｒ’１．Ｔ２．Ｔ
３．７４Ｇ、：ついて具体的に説明する。

（１）区間Ｔ１ 第２図に示す画像信号Ｓｉのペデスタル期間Ｃにおいて
、Ａ／Ｄ変換器６０の入力信号Ｓ５０の電位が高すぎ、
ディジタル画像データＳ６０が１より大きいとき、その
ディジタル画像データＳ６０をＮ　ＯＲ，ター１−６１
．ＯＲ，ゲート６２でデコードした信号Ｓ６１．Ｓ６２
は信号Ｓ６１が“′Ｏ”、信号８６２が“ｌ”である。

よってクランプパルスＣＰが“１″の間、ＡＮＤゲート
７２の出力信号Ｓ７２が“１．”となってアナログスイ
ッチ５６がオンし、この期間コンデンサ５１に蓄積され
た電荷が抵抗５３を通して負電源Ｖ　（−）側へ放電し
、ノードＮｉｌの電位が低下し、トランジスタ５７及び
抵抗５４からなるエミッタフォロワ回路の出力、即ちＡ
／Ｄ変換器６０の入力信号８５０も低下する。

（２）区間Ｔ２ 前記のように入力信号Ｓ５０が低下する場合、ディジタ
ル画像データＳ６０が１になるまで入力信号Ｓ５０が低
下すると、信号Ｓ６２はその時点で０”となり、ＡＮＤ
ゲート７２の出力信号Ｓ７２が０″となってアナログス
イッチ５６がオフし、クランプ動作が収束する。ところ
が、前記の区間Ｔ１ではディジタル画像データＳ６０は
まだ１には至っておらず、クランプパルスＣＰがＩＩ　
Ｏ９１の間はアナログスイッチ５°５，５６共にオフ状
態でコンデンサ５１の直流電荷が保持され、クランプ動
作の収束は、次め区間Ｔ３のクランプパルスＣＰ以降に
持ち越される。

“（３）区間Ｔ３ クランプ動作が未収束の場合、区間Ｔ３においてクラン
プパルスＣＰが“１″になったとき、前クランプパルス
０２時に引き続き同一の動作を行なう、クランプ、パル
スＣＰが１″の間にディジタル画像データＳ６０が１に
なると、ＡＮＤゲート７２の出力信号８７２が０°′と
なってアナログスイッチ５６がオフし、クランプ動作は
収束する。

（４）区間Ｔ４ 次に、画像信号Ｓｉのペデスタル期間Ｃにおいて入力信
号Ｓ５０の電位が低すぎ、ディジタル画像データＳ６０
が０（即ち、ＬＳＢからＭＳＢまで全て０”）のとき、
前とは逆にＮＡＮＤゲート６１の出力信号Ｓ６］が“１
″、ＯＲゲート６２の出力信号Ｓ６２が０″となり、ク
ランプパルスｃｐが“１″の間、ＡＮＤゲート７１゜７
２の出力信号５７１．Ｓ７２が１”、０″となってアナ
ログスイッチ５５がオンし、正電源■（＋）からアナロ
グスイッチ５５及び抵抗５２を通してコンデンサ５１に
電荷が充電され、ノードＮｉｌ電位が上昇してＡ／Ｄ変
換器６０の入力信号Ｓ５０も上昇する。このときディジ
タル画像データＳ６０が１になるまで入力信号Ｓ５０が
上昇すると、ＮＯＲゲート６１の出力信号Ｓ６１はその
時点で“０”となり、ＡＮＤゲート７１の出力信号Ｓ７
１が“０”となってアナログスイッチ５５がオフし、ク
ランプ動作が収束する。

このように、画像信号Ｓｉのペデスタル周期Ｃにおいて
クランプパルスＣＰが１″の間、ディジタル画像データ
８６０が１であれば、アナログスイッチ５５．５６共に
オフでそれまでのクランプ状態を保持するが、１以外に
ずれると、　Ａ／Ｄ変換用のクロック信号φの細かさで
アナログスイッチ５５．５６を制御し、入力信号Ｓ５０
の電位を補正する。

このペデスタルクランプ回路において、例えばコンデン
サ５１の容ＮＣは、１〜ランジスタ５７のベース電流及
びアナログスイッチ５５．５６のオフ時もれ電流による
コンデンサ５１の電荷の変動によって１水平周期（３Ｆ
Ａ常６３．５７Ｌｓ）のノードＮｉｌの電位の変動が、
Ａ／Ｄ変換器６０の分解能をＤとしてＤ／２以下になる
ように選定する。

また、抵抗５２．５３の抵抗値ｒ？、５２．Ｒ５３は、
Ａ／Ｄ変換用クロりク信号φの周期を’ｒａｄ、ディジ
タル画像データＳ６０が１になるときのノードＮｉｌの
電位（信号Ｓ５０の電位にトランジスタ５７のベース・
エミッタ間電圧を加えたもの）をＶｒとして、 ＩＸＤ となるように選定する。但し、抵抗値Ｒ５２゜Ｒ５３が
大きずぎると、クランプの収束に時間がかかることにな
る。このように選定した場合、クランプパルスＣＰ幅を
２．８）ｔｓ、Ｔａｄ＝１００ｎｓとすると、１クラン
プパルスＣＰ間に２８回の補正が行なわれ、８ビツトの
Ａ／Ｄ変換器６０を用いた場合、２５６／２８キ９．１
となり、最大でも９〜１０水平期間内にクランプが収束
する。

以−ヒのように、本実施例では、Ａ／Ｄ変換後のディジ
タル画像データＳ６０をＮＯＲゲート６１及びＯＲゲー
ト６２でデコードし、その結果に基づいてＡＮＤゲー１
〜７１．７２でクランプ“パルスＣＰのゲート制御を行
い、ゲー１へ制御された信号Ｓ７１．Ｓ７２でアナログ
スイッチ５５．５６をオン、オフ動作させてフィードバ
ッククランプをかけるようにしたので、無調整で正確な
りランプレベルを設定でき、かつ画像データが切替った
場合等でも、収束の速いクランプ動作が可能となる。

さらに、本実施例のようなディジタル回路は容易に集積
回路化でき、部品点数として特に、補正回路５０のよう
なアナログ回路部品点数を最小化できる。また、補正回
路５０としてコンデンサ５１を用いると、回路構成が簡
単になるという利点がある。なお、Ａ／Ｄ変換器６０の
入力インピーダンスが高ければ、トランジスタ５７及び
抵抗５４からなるエミッタフォロワ回路を設けなくても
よい。

第８図は本発明の第２の実施例を示すもので、第１図の
補正回路５０を他の補正回路１５０で構成した回路図で
ある。

この補正回路１５０は、第１図と同様に、ＡＮＤゲート
７１．７２の出力信号Ｓ７１゜８７２によってＡ／Ｄ変
換器６０の入力信号Ｓ５０の直流レベルを補正する回路
であり、コンデンサ５１と、出力信号Ｓ７１：　Ｓ７２
によりオン、オフ動作するアナログスイッチ５５．５６
と、そのアナログスイッチ５５．５６とノードＮ１２間
に接続された抵抗５２．５３と、入力側がノードＮ１２
及び画像信号Ｓｉに接続され出力側がＡ／Ｄ変換器６０
の入力端子ＩＮに接続された加算回路１５１とで構成さ
れている。

この補正回路１５０では、アナログスイッチ５５．５６
を通して流れ込む、あるいは流れ出す電流をコンデンサ
５１に蓄え、そのコンデンサ５１に蓄えられた電位と画
像信号Ｓ１とを加算回路１５１によって加算し、その出
力信号Ｓ５０をＡ／Ｄ変換器６０の入力端子ＩＮに供給
することにより、第１図とほぼ同様の作用、効果が得ら
れる。

第１図の補正回路５０は、コンデンサ５１を用いて構成
しているので、回路構成が簡単になるという利点を有し
ているが、そのコンデンサ５１によって直流成分の他に
低周波成分も遮断されるので、画像信号Ｓ１の波形が多
少変形された形で伝達されることになる。これに対して
この補正回路５０では、画像信号Ｓｉをコンデンサ５１
に供給せずに、加算回路１５１に与えるようにしている
ので、画像信号Ｓｉを忠実に伝達できるという利点を有
している。また、加Ｑ６回路１５１は一般的にバッファ
機能を有しているので、第１図のようなトランジスタ５
７及び抵抗５４からなるエミッタフォロア回路を設けな
くてもよい。

第９図は本発明の第３の実施例を示すもので、第１図の
判定回路であるＮＯＲゲート６１及びＯＲゲート６２を
比較回路１６０で置き換えたものである。

この比較回路１６０は、第１図のＮＯＲゲート６１及び
ＯＲゲー１へ６２とほぼ同様の機能を有するもので、Ａ
／Ｄ変換器６０から出力される８ビツトのディジタル画
像データＳ６０を入力する入力端子Ａと、規定の８ビツ
トペデスタルデータＤＡを入力する入力端子Ｂとを有し
、その両入力端子Ａ、Ｂ上のデータを比較してその結果
を出力端子Ａ＞Ｂ、Ａ＝Ｂ、Ａ＜Ｂから出力する回路で
あり、その出力端子Ａ＞Ｂ、−Ａ＜ＢがそれぞれＡＮＤ
ゲー１〜７１．７２の入力側に接続されている。出力端
子Ａ＝Ｂは使用していない。

出力端子Ａ＞８は入力端子ｌ＼、　Ｂ−にのデータがＡ
＞８の時は“】゛となり、同じく出力端子Ａ＝Ｂは入力
データがＡ＝ｒ３の時は１”、出力端子Ａ＞Ｂは入力デ
ータがＡＩＲの時は“１”となる。

ペデスタルデータＤＡが１（即ち、ＬＳＢ＝“１″で池
のビットが全て“０゛）の時は、第１図のＮ０Ｒ６１及
び○Ｒゲー１−６２と同一の動作となる。この比較回路
１６０では、ペデスタルデータＤＡを１以外の数に任意
に変更できるという利点を有している。

なお、本発明は上記の実施例に限定されず、さらに他の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。

（ａ）　　アナログスイッチ５５．５６は信号８７１．
８７２によってコンデンサ５１に流れ込む、あるいは流
れ出す電流をオン、オフしているだけであるので、バイ
ポーラトランジスタ、電界効果トランジスタ（Ｆ　Ｅ　
’Ｔ’　）等の他のスイッチで構成してもよい。

（ｂ）　　第１．第２の判定回路は、ＮＯＲゲー１へ６
１及びＯＲゲート６２、あるいは比較回路１６０以外の
回路で構成してもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、λ／Ｄ変
換後のディジタル出力によってクランプの制御を行うよ
うにしたので、無調整で正確なりランプレベルを設定で
き、かつ画像信号が切替っな場合等でも収束の速いクラ
ンプ動作が可能である。さらに、ディジタル回路で構成
したので、集積回路化が容易で、部品点数も最小化でき
る。

また、補正回路をコンデンサ等で構成した場合は回路構
成が簡単になり、さらにそれが加算回路を付加した場合
は画像データに対する波形歪が減少して精度が向」−す
る。さらにまた、第１および第２の判定回路を比較回路
で構成した場合は、ペデスタルデータの変更が容易にな
り、それによって適用範囲が拡大するという効果も期待
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すペデスタルクラン
プ回路の回路図、第２図は画像信号の波形図、第３図は
クランプバ°ルスの波形図、第４図は従来のペデスタル
クランプ回路の回路図、第５図は第４図の等価回路図、
第６図は従来の他のペデスタルクランプ回路の回路図、
第７図は第１図のタイムチャート、第８図は本発明の第
２の実施例を示すもので第１図の他の補正回路の回路図
、第９図は本発明の第３の実施例を示すもので第１図の
他の判定回路の回路図である。 ５０．１５０・・・・・・補正回路、５１・・・・・・
コンデンサ、５５．５６・・・・・・アナログスイッチ
、６０・・・・・・Ａ／Ｄ変換器、６１・・・・・・Ｎ
ＯＲゲート、６２・・・・・・ＯＲゲート、７１．７２
・山・・ＡＮＤゲート、１５１・・・・・・加算回路、
１６０・・・・・・比較回路、ａ・・・・・・水平周期
信号、ｂ・・・・・・映像データ、Ｃ・・・・・・ペデ
スタル期間、ｄ・・・・・・Ａ／Ｄ変換範囲、ＤＡ・・
曲ペデスタルデータ、ＣＰ・・・・・・クランプパルス
、Ｓｔ・・・・・・画像信号、Ｓ５０．Ｓ７１．Ｓ７２
・・・・・・信号、Ｓ６０・・・・・・ディジタル画像
データ。 出願人代理人　　柿　　本　　恭　　成従采の他のペデ
スタルクランプ回路 第６図 従来のペデスタルクランプ回路 第４図の等価回路 第５図

Claims (1)

1. 【特許請求の範囲】 １、画像信号のペデスタルレベルをクランプパルスによ
   って規定の電位にクランプするペデスタルクランプ回路
   において、 前記画像信号をディジタル信号に変換するアナログ／デ
   ィジタル変換器と、 前記アナログ／ディジタル変換器のディジタル出力にお
   ける一つのデータパターンをペデスタルデータと定め、
   該ディジタル出力が該ペデスタルデータより大きいこと
   を判定する第１の判定回路、及び該ディジタル出力が該
   ペデスタルデータより小さいことを判定する第２の判定
   回路と、 前記第１、第２の判定回路の各判定出力と前記クランプ
   パルスとの論理積をそれぞれとる第１、第２のゲート回
   路と、 前記第１、第２のゲート回路の出力信号によって前記ア
   ナログ／ディジタル変換器の入力信号の直流レベルを補
   正する補正回路とを、備えたこととを特徴とするペデス
   タルクランプ回路。 ２、前記補正回路は、前記画像信号の直流成分を遮断す
   るコンデンサと、前記第１、第２のゲート回路の出力信
   号によりオン、オフ動作して前記コンデンサに対する充
   放電電流を制御する第１、第２のスイッチ素子とを備え
   、前記充放電電流により、前記コンデンサで遮断された
   画像信号の直流成分を供給する構成にした請求項１記載
   のペデスタルクランプ回路。 ３、前記補正回路は、コンデンサと、前記第１、第２の
   ゲート回路の出力信号によりオン、オフ動作して前記コ
   ンデンサに対する充放電電流を制御する第１、第２のス
   イッチ素子と、加算回路とを備え、前記第１、第２のス
   イッチ素子の制御により前記コンデンサに蓄えた電位と
   、前記画像信号とを前記加算回路によって加算する構成
   にした請求項１記載のペデスタルクランプ回路。 ４、前記第１および第２の判定回路は、前記ペデスタル
   データと前記ディジタル出力とを比較する比較回路で構
   成した請求項１、２又は３記載のペデスタルクランプ回
   路。