JPH01259683A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPH01259683A JPH01259683A JP63087457A JP8745788A JPH01259683A JP H01259683 A JPH01259683 A JP H01259683A JP 63087457 A JP63087457 A JP 63087457A JP 8745788 A JP8745788 A JP 8745788A JP H01259683 A JPH01259683 A JP H01259683A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- signal
- synchronization signal
- digital data
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、衛星データ放送のパケット化されたデジタ
ルデータを、安定に受信するための同期回路に関する。
ルデータを、安定に受信するための同期回路に関する。
従来の技術
衛星データ放送のパケット化されたデジタルデータを受
信する場合、前記デジタルデータのビットストリーム信
号から、任意に決定された数・ｎフレーム周期ごとの同
期信号を検出する同期回路が必要である。
信する場合、前記デジタルデータのビットストリーム信
号から、任意に決定された数・ｎフレーム周期ごとの同
期信号を検出する同期回路が必要である。
第２図は、従来の同期回路の一例である。２１は前記デ
ジタルデータのピットストリーム信号入力端子であり、
２２は前記デジタルデータのビットクロック入力端子で
ある。入力端子２１よシ入力されたビットストリーム信
号と入力端子２２より入力されたクロックは、シフトレ
ジスタ回路２３に入力され、シフトレジスタ回路２３は
、前記ピットストリーム信号を前記クロックごとに取り
込み、そのデータをランチ回路２４に出力する。
ジタルデータのピットストリーム信号入力端子であり、
２２は前記デジタルデータのビットクロック入力端子で
ある。入力端子２１よシ入力されたビットストリーム信
号と入力端子２２より入力されたクロックは、シフトレ
ジスタ回路２３に入力され、シフトレジスタ回路２３は
、前記ピットストリーム信号を前記クロックごとに取り
込み、そのデータをランチ回路２４に出力する。
一方、２５は前記デジタルデータのフレーム同期信号入
力端子であり、入力端子２５から入力されたフレーム同
期信号はフレーム同期信号出力端子２６とタイミング発
生回路２７に入力される。
力端子であり、入力端子２５から入力されたフレーム同
期信号はフレーム同期信号出力端子２６とタイミング発
生回路２７に入力される。
タイミング発生回路２７では、入力されたフレーム同期
信号とクロックより、ランチ回路２４に、前記ビットス
トリーム信号の前記ｎフレーム周期ごとの同期を示すビ
ット位置のデータをラッチするだめのタイミング信号を
出力する。ランチ回路２４では、前記タイミング信号に
より、シフトレジスタ回路２３より出力される前記ビッ
ト位置のデータをラッチし、前記ｎフレーム周期ごとの
同期信号を出力端子２８に出力する。
信号とクロックより、ランチ回路２４に、前記ビットス
トリーム信号の前記ｎフレーム周期ごとの同期を示すビ
ット位置のデータをラッチするだめのタイミング信号を
出力する。ランチ回路２４では、前記タイミング信号に
より、シフトレジスタ回路２３より出力される前記ビッ
ト位置のデータをラッチし、前記ｎフレーム周期ごとの
同期信号を出力端子２８に出力する。
発明が解決しようとする課題
ところで、衛星データ放送は、激しい雨による電波の減
衰、バーストノイズなどにより、デジタルデータのビッ
トストリーム信号に誤りが発生しやすい。１）１工記誤
りが発生するような場合、従来例の同期回路を使用する
と、ｎフレーム周期ごとの同期信号に誤りがそのまま発
生し、ｍＪ記デジタルデデーの受信に多大な悪影響を及
ぼしていた。
衰、バーストノイズなどにより、デジタルデータのビッ
トストリーム信号に誤りが発生しやすい。１）１工記誤
りが発生するような場合、従来例の同期回路を使用する
と、ｎフレーム周期ごとの同期信号に誤りがそのまま発
生し、ｍＪ記デジタルデデーの受信に多大な悪影響を及
ぼしていた。
本発明は、前記誤りが発生した場合でも、前記ｎフレー
ム周期ごとの同期信号を安定化させ、前記デジタルデー
タの受信への悪影響をできるだけ防ぐことができる同期
回路を提供せんとするものである。
ム周期ごとの同期信号を安定化させ、前記デジタルデー
タの受信への悪影響をできるだけ防ぐことができる同期
回路を提供せんとするものである。
課題を解決するだめの手段
本発明は、フレーム信号をカウントしｎ回に一度ハルス
ーに出力するフレームカウンタト、前記フレームカウン
タの出力パルスと従来例の回路のｎフレーム周期ごとの
同期信号の一致、不一致を検出し、任意に設定された数
（ｍ）回だけ連続して前記不一致が発生すると前記ｎフ
レーム周期ごとの同期信号で前記フレームカウンタにク
リアをかけ、任意に設定された数＜ｅ）回だけ連続して
前記一致が発生すると前記フレームカウンタの前記クリ
アをかけないようにし、その他はそのままの状態を保持
する一致、不一致カウンタを具備することによシ、前記
フレームカウンタの出力パルスから安定なｎフレーム周
期ごとの同期信号を得られるようにしたものである。
ーに出力するフレームカウンタト、前記フレームカウン
タの出力パルスと従来例の回路のｎフレーム周期ごとの
同期信号の一致、不一致を検出し、任意に設定された数
（ｍ）回だけ連続して前記不一致が発生すると前記ｎフ
レーム周期ごとの同期信号で前記フレームカウンタにク
リアをかけ、任意に設定された数＜ｅ）回だけ連続して
前記一致が発生すると前記フレームカウンタの前記クリ
アをかけないようにし、その他はそのままの状態を保持
する一致、不一致カウンタを具備することによシ、前記
フレームカウンタの出力パルスから安定なｎフレーム周
期ごとの同期信号を得られるようにしたものである。
作用
本発明は、」−記した構成により、ｎフレーム周期ごと
の同期信号にいわゆる前方保護、後方保護をし、誤りが
発生した場合でも、前記ｎフレーム周期ごとの同期信号
を安定に保ち、前記デジタルデータを安定に受信するの
に非常に有効である。
の同期信号にいわゆる前方保護、後方保護をし、誤りが
発生した場合でも、前記ｎフレーム周期ごとの同期信号
を安定に保ち、前記デジタルデータを安定に受信するの
に非常に有効である。
実施例
第１図は、本発明の一実施例である同期回路のブロック
構成図である。同図において、１は衛星データ放送のパ
ケット化されたデジタルデータのピノトス） ＩＪ−ム
信号入力端子であり、２は前記デジタルデータのビット
クロック入力端子である。
構成図である。同図において、１は衛星データ放送のパ
ケット化されたデジタルデータのピノトス） ＩＪ−ム
信号入力端子であり、２は前記デジタルデータのビット
クロック入力端子である。
入力端子１よシ入力されたピットストリーム信号と入力
端子２より入力されたクロックは、シフトレジスタ回路
３に入力され、シフトレジスタ回路３は、１ｍ記ビット
ストリーム信号を前記クロックごとに取り込み、そのデ
ータをランチ回路４に出力する。
端子２より入力されたクロックは、シフトレジスタ回路
３に入力され、シフトレジスタ回路３は、１ｍ記ビット
ストリーム信号を前記クロックごとに取り込み、そのデ
ータをランチ回路４に出力する。
また、５は前記デジタルデータのフレーム同期信号入力
端子であり、入力端子６から入力されたフレーム同期信
号はフレーム同期信号出力端子６とタイミング発生回路
７とフレームカウンタ８に入力される。タイミング発生
回路７では、入力されたフレーム同期信号とクロックよ
り、ランチ回路４に、前記ビットストリーム信号のｎフ
レーム周期ごとの同期を示すビット位置をラッチするだ
めのタイミング信号を出力する。ラッチ回路４では、前
記タイミング信号により、シフトレジスタ回路３よシ出
力される前記ビット位置のデータをラッチし、前記ｎフ
レーム周期ごとの同期信号を検出したパルスを一致、不
一致カウンタ１０に出ノＪする。
端子であり、入力端子６から入力されたフレーム同期信
号はフレーム同期信号出力端子６とタイミング発生回路
７とフレームカウンタ８に入力される。タイミング発生
回路７では、入力されたフレーム同期信号とクロックよ
り、ランチ回路４に、前記ビットストリーム信号のｎフ
レーム周期ごとの同期を示すビット位置をラッチするだ
めのタイミング信号を出力する。ラッチ回路４では、前
記タイミング信号により、シフトレジスタ回路３よシ出
力される前記ビット位置のデータをラッチし、前記ｎフ
レーム周期ごとの同期信号を検出したパルスを一致、不
一致カウンタ１０に出ノＪする。
一方、フレームカウンタ８では、入力された９’ｌｌ記
フレ一ム信号をカウントしｎ回に一度パルスを一致、不
一致カウンタに出力する。一致、不一致カウンタ１０で
は、ラッチ回路４からの検出パルスと、フレームカウン
タ８からの出力ハルスの一致、不一致を検出し、任意に
設定された数（Ｉｎ）回だけ連続して前記不一致が発生
すると前記ランチ回路４からの検出パルスでフレームカ
ウンタ８にクリアを出力し、任意に設定された数Ｃｅ＞
回だけ連続して前記一致が発生するとフレームカウンタ
８にクリアを出力しないようにし、その他はそのままの
出力状態を保持する。また、フレームカウンタ８の前記
出力パルスを、ｎフレーム周期ごとの同期信号出力端子
９に出力する。
フレ一ム信号をカウントしｎ回に一度パルスを一致、不
一致カウンタに出力する。一致、不一致カウンタ１０で
は、ラッチ回路４からの検出パルスと、フレームカウン
タ８からの出力ハルスの一致、不一致を検出し、任意に
設定された数（Ｉｎ）回だけ連続して前記不一致が発生
すると前記ランチ回路４からの検出パルスでフレームカ
ウンタ８にクリアを出力し、任意に設定された数Ｃｅ＞
回だけ連続して前記一致が発生するとフレームカウンタ
８にクリアを出力しないようにし、その他はそのままの
出力状態を保持する。また、フレームカウンタ８の前記
出力パルスを、ｎフレーム周期ごとの同期信号出力端子
９に出力する。
発明の効果
以上のような構成により、前記デジタルデータのビット
ストリーム信号に誤りが発生した場合でも、ｎフレーム
周期ごとの同期信号に、ｍ７Ｖ−ム間の前方保護とｅフ
レーム間の後方保護ができ、非常に安定化したｎフレー
ム周期ごとの同期信号を得ることができる。
ストリーム信号に誤りが発生した場合でも、ｎフレーム
周期ごとの同期信号に、ｍ７Ｖ−ム間の前方保護とｅフ
レーム間の後方保護ができ、非常に安定化したｎフレー
ム周期ごとの同期信号を得ることができる。
本発明は、衛星データ放送においてＰＣＭ音声音声−タ
をパケット化して、他のデータと共に多重し、１）ｉＪ
記デジタルデータとして伝送する場合などに必要な、数
フレームごとの同期を検出し保護するのに非常に有効で
ある。
をパケット化して、他のデータと共に多重し、１）ｉＪ
記デジタルデータとして伝送する場合などに必要な、数
フレームごとの同期を検出し保護するのに非常に有効で
ある。
第１図は本発明の一実施例の同期回路のブロック図、第
２図は従来例における同期回路のブロック図である。 １・・・・・・ビットストリーム入力端子、８・・・・
・・フレームカウンタ、９・・・・・・ｎフレーム周期
ごとの同期信号出力端子、１０・・・・・・一致、不一
致カウンタ。
２図は従来例における同期回路のブロック図である。 １・・・・・・ビットストリーム入力端子、８・・・・
・・フレームカウンタ、９・・・・・・ｎフレーム周期
ごとの同期信号出力端子、１０・・・・・・一致、不一
致カウンタ。
Claims (1)
- 衛星データ放送のパケット化されたデジタルデータの受
信における任意の数（ｎ）フレーム周期ごとの同期信号
の検出をする同期回路において、前記デジタルデータの
ビットストリーム信号から、前記デジタルデータのビッ
トクロックと前記デジタルデータのフレーム信号により
、ｎフレーム周期ごとの同期信号を検出する回路に、前
記フレーム信号をカウントしｎ回に一度パルスを出力す
るフレームカウンタと、前記ｎフレーム周期ごとの同期
信号を検出したパルスと前記フレームカウンタの前記出
力パルスの一致、不一致を検出し、任意に設定された数
（ｍ）回だけ連続して前記不一致が発生すると前記ｎフ
レーム周期ごとの同期信号を検出したパルスで前記フレ
ームカウンタにクリアをかけ、任意に設定された数（ｌ
）回だけ連続して前記一致が発生すると前記フレームカ
ウンタの前記クリアをかけないようにし、その他はその
ままの状態を保持する一致、不一致カウンタを具備する
ことにより、前記フレームカウンタの出力パルスから安
定なｎフレーム周期ごとの同期信号を得ることを特徴と
した同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087457A JPH01259683A (ja) | 1988-04-08 | 1988-04-08 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087457A JPH01259683A (ja) | 1988-04-08 | 1988-04-08 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259683A true JPH01259683A (ja) | 1989-10-17 |
Family
ID=13915397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63087457A Pending JPH01259683A (ja) | 1988-04-08 | 1988-04-08 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259683A (ja) |
-
1988
- 1988-04-08 JP JP63087457A patent/JPH01259683A/ja active Pending
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