JP3246096B2 - ディジタル機器の自己診断装置 - Google Patents
ディジタル機器の自己診断装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、例えばディジタルビ
デオデータを伝送する伝送路（ケーブル、ＶＴＲ等）の
異常を検出するディジタル機器の自己診断装置に関す
る。
デオデータを伝送する伝送路（ケーブル、ＶＴＲ等）の
異常を検出するディジタル機器の自己診断装置に関す
る。
【０００２】
【従来の技術】例えばディジタルＶＴＲにおいて、他の
ビデオ機器との間でビデオデータを伝送する際に、ビデ
オデータをシリアルデータの形式で伝送するものがあ
る。このようにビデオデータをシリアルデータの形式で
伝送するためには、高周波特性の良い伝送路が必要にな
る。そのため、この種のディジタルＶＴＲにおいては、
確実にビデオデータを伝送し得たか否かを判断するため
の自己診断装置を付加することが提案されている。
ビデオ機器との間でビデオデータを伝送する際に、ビデ
オデータをシリアルデータの形式で伝送するものがあ
る。このようにビデオデータをシリアルデータの形式で
伝送するためには、高周波特性の良い伝送路が必要にな
る。そのため、この種のディジタルＶＴＲにおいては、
確実にビデオデータを伝送し得たか否かを判断するため
の自己診断装置を付加することが提案されている。
【０００３】図３は、本出願人が先に提案したディジタ
ル機器の自己診断装置を示している。図３において、１
はディジタルＶＴＲを全体として示している。ディジタ
ルビデオ出力回路２より出力される１０ビットパラレル
のビデオデータＤＶｐは、パラレル／シリアル変換回路
（Ｐ／Ｓ変換回路）３でシリアルのビデオデータＤＶｓ
に変換された後に、伝送路Ｌ１を介して他のビデオ機
器、例えばディジタルＶＴＲ２０に供給される。
ル機器の自己診断装置を示している。図３において、１
はディジタルＶＴＲを全体として示している。ディジタ
ルビデオ出力回路２より出力される１０ビットパラレル
のビデオデータＤＶｐは、パラレル／シリアル変換回路
（Ｐ／Ｓ変換回路）３でシリアルのビデオデータＤＶｓ
に変換された後に、伝送路Ｌ１を介して他のビデオ機
器、例えばディジタルＶＴＲ２０に供給される。
【０００４】また、ディジタルＶＴＲ２０より出力され
るシリアルのビデオデータＤＶｓは伝送路Ｌ２を介して
ディジタルＶＴＲ１のシリアル／パラレル変換回路（Ｓ
／Ｐ変換回路）４で１０ビットパラレルのビデオデータ
ＤＶｐに変換された後に、所定の信号処理回路（図示せ
ず）に供給される。
るシリアルのビデオデータＤＶｓは伝送路Ｌ２を介して
ディジタルＶＴＲ１のシリアル／パラレル変換回路（Ｓ
／Ｐ変換回路）４で１０ビットパラレルのビデオデータ
ＤＶｐに変換された後に、所定の信号処理回路（図示せ
ず）に供給される。
【０００５】また、５はディジタルＶＴＲ１に付加され
た自己診断装置を示している。すなわち、出力回路２よ
り出力されるビデオデータＤＶｐはパリティ生成回路５
１に供給されて１ビットの送信データパリティ符号Ｐａ
が生成され、このパリティ符号Ｐａはデュアルポートメ
モリとしてのＦＩＦＯメモリ５２に供給される。パリテ
ィ符号Ｐａは出力回路２より出力されるビデオデータＤ
Ｖｐに同期したクロックＣＫのタイミングでメモリ５２
に順次書き込まれる。ここで、ライトアドレスポインタ
は、クロックＣＫのタイミングで順次インクリメントさ
れると共に、ビデオデータＤＶｐのＳＡＶ（Start of A
ctive Video）に同期した基準同期信号ＤSAでもってリ
セットされる。
た自己診断装置を示している。すなわち、出力回路２よ
り出力されるビデオデータＤＶｐはパリティ生成回路５
１に供給されて１ビットの送信データパリティ符号Ｐａ
が生成され、このパリティ符号Ｐａはデュアルポートメ
モリとしてのＦＩＦＯメモリ５２に供給される。パリテ
ィ符号Ｐａは出力回路２より出力されるビデオデータＤ
Ｖｐに同期したクロックＣＫのタイミングでメモリ５２
に順次書き込まれる。ここで、ライトアドレスポインタ
は、クロックＣＫのタイミングで順次インクリメントさ
れると共に、ビデオデータＤＶｐのＳＡＶ（Start of A
ctive Video）に同期した基準同期信号ＤSAでもってリ
セットされる。
【０００６】また、Ｓ／Ｐ変換回路４より出力されるビ
デオデータＤＶｐは同期検出回路５３に供給されてＳＡ
Ｖが検出され、この同期検出回路５３からは検出された
ＳＡＶに同期した基準同期信号ＳＤSAがメモリ５２に供
給される。メモリ５２の読み出しはＳ／Ｐ変換回路４よ
り出力されるビデオデータＤＶｐに同期したクロックＳ
ＣＫのタイミングで行なわれる。ここで、リードアドレ
スポインタは、クロックＳＣＫのタイミングで順次イン
クリメントされると共に、基準同期信号ＳＤSAでもって
リセットされる。
デオデータＤＶｐは同期検出回路５３に供給されてＳＡ
Ｖが検出され、この同期検出回路５３からは検出された
ＳＡＶに同期した基準同期信号ＳＤSAがメモリ５２に供
給される。メモリ５２の読み出しはＳ／Ｐ変換回路４よ
り出力されるビデオデータＤＶｐに同期したクロックＳ
ＣＫのタイミングで行なわれる。ここで、リードアドレ
スポインタは、クロックＳＣＫのタイミングで順次イン
クリメントされると共に、基準同期信号ＳＤSAでもって
リセットされる。
【０００７】これにより、ディジタルＶＴＲ１のＰ／Ｓ
変換回路３より出力されたビデオデータＤＶｓが伝送路
Ｌ１、ディジタルＶＴＲ２０および伝送路Ｌ２を介して
Ｓ／Ｐ変換回路４に帰還されるまでの遅延時間分だけ、
メモリ５２に書き込まれたパリティ符号Ｐａが遅延され
て読み出される。メモリ５２より読み出されるパリティ
符号Ｐａは比較回路５４に供給される。
変換回路３より出力されたビデオデータＤＶｓが伝送路
Ｌ１、ディジタルＶＴＲ２０および伝送路Ｌ２を介して
Ｓ／Ｐ変換回路４に帰還されるまでの遅延時間分だけ、
メモリ５２に書き込まれたパリティ符号Ｐａが遅延され
て読み出される。メモリ５２より読み出されるパリティ
符号Ｐａは比較回路５４に供給される。
【０００８】また、Ｓ／Ｐ変換回路４より出力されるビ
デオデータＤＶｐはパリティ生成回路５５に供給されて
１ビットの帰還データパリティ符号ＳＰａが生成され、
このパリティ符号ＳＰａは比較回路５４に供給される。
比較回路５４では、パリティ符号Ｐａ，ＳＰａの比較が
行なわれ、パリティ符号Ｐａ，ＳＰａが一致しないとき
はカウンタ５６にカウントクロックが供給されてインク
リメントされる。このカウンタ５６には同期検出回路５
３よりフィールド周期の基準同期信号ＳＦがリセット信
号として供給される。これにより、カウンタ５６のカウ
ント結果Ｋに基づいて、フィールド単位でビット誤りが
検出され、伝送路Ｌ１，Ｌ２の異常等が検出される。
デオデータＤＶｐはパリティ生成回路５５に供給されて
１ビットの帰還データパリティ符号ＳＰａが生成され、
このパリティ符号ＳＰａは比較回路５４に供給される。
比較回路５４では、パリティ符号Ｐａ，ＳＰａの比較が
行なわれ、パリティ符号Ｐａ，ＳＰａが一致しないとき
はカウンタ５６にカウントクロックが供給されてインク
リメントされる。このカウンタ５６には同期検出回路５
３よりフィールド周期の基準同期信号ＳＦがリセット信
号として供給される。これにより、カウンタ５６のカウ
ント結果Ｋに基づいて、フィールド単位でビット誤りが
検出され、伝送路Ｌ１，Ｌ２の異常等が検出される。
【０００９】上述せずも、ＦＩＦＯメモリ５２として
は、ビデオデータＤＶｐの１ラインのサンプル数に対応
した段数を有するものが使用されている。コンポーネン
トの場合、５２５システムで１７１６段、６２５システ
ムで１７２８段となる（ＣＣＩＲ６０１，ＳＭＰＴＥ１
２５Ｍ参照）。
は、ビデオデータＤＶｐの１ラインのサンプル数に対応
した段数を有するものが使用されている。コンポーネン
トの場合、５２５システムで１７１６段、６２５システ
ムで１７２８段となる（ＣＣＩＲ６０１，ＳＭＰＴＥ１
２５Ｍ参照）。
【００１０】図４は、コンポーネント６２５システムで
ＦＩＦＯメモリ５２として１７２８段のものが使用され
た場合のライトワードアドレス、ライトアドレスポイン
タ、リードワードアドレスおよびリードアドレスポイン
タの関係を示している。
ＦＩＦＯメモリ５２として１７２８段のものが使用され
た場合のライトワードアドレス、ライトアドレスポイン
タ、リードワードアドレスおよびリードアドレスポイン
タの関係を示している。
【００１１】この場合、アドレスポインタ数は１７２８
である。ライト側では、クロックＣＫが入力される度に
パリティ符号Ｐａがメモリ５２に書き込まれる。そのラ
イトアドレスはライトアドレスポインタで示されてい
る。ライトアドレスポインタは、基準同期信号ＤSAで０
にリセットされ、クロックＣＫが入力される度に１，
２，・・・，１７２７までカウントアップされ、次の基
準同期信号ＤSAで０にリセットされ、クロックＣＫが入
力される度に１，２，・・・，１７２７までのカウント
アップ動作を繰り返すことになる。
である。ライト側では、クロックＣＫが入力される度に
パリティ符号Ｐａがメモリ５２に書き込まれる。そのラ
イトアドレスはライトアドレスポインタで示されてい
る。ライトアドレスポインタは、基準同期信号ＤSAで０
にリセットされ、クロックＣＫが入力される度に１，
２，・・・，１７２７までカウントアップされ、次の基
準同期信号ＤSAで０にリセットされ、クロックＣＫが入
力される度に１，２，・・・，１７２７までのカウント
アップ動作を繰り返すことになる。
【００１２】一方、リード側では、クロックＳＣＫが入
力される度にパリティ符号Ｐａがメモリ５２より読み出
される。そのリードアドレスはリードアドレスポインタ
で示されている。リードアドレスポインタは基準同期信
号ＤSAよりも遅れた基準同期信号ＳＤSAで０にリセット
され、以下クロックＳＣＫが入力される度に１，２，・
・・，１７２７までカウントアップされる。さらに、リ
ードアドレスポインタは、次の基準同期信号ＳＤSAで０
にリセットされ、以下クロックＳＣＫが入力される度に
１，２，・・・，１７２７までカウントアップされ、以
下同様にカウントアップ動作が繰り返される。
力される度にパリティ符号Ｐａがメモリ５２より読み出
される。そのリードアドレスはリードアドレスポインタ
で示されている。リードアドレスポインタは基準同期信
号ＤSAよりも遅れた基準同期信号ＳＤSAで０にリセット
され、以下クロックＳＣＫが入力される度に１，２，・
・・，１７２７までカウントアップされる。さらに、リ
ードアドレスポインタは、次の基準同期信号ＳＤSAで０
にリセットされ、以下クロックＳＣＫが入力される度に
１，２，・・・，１７２７までカウントアップされ、以
下同様にカウントアップ動作が繰り返される。
【００１３】以上のメモリ５２のライトおよびリードの
動作によって、パリティ符号Ｐａは伝送路Ｌ１，Ｌ２に
よるディジタルデータＤＶｓの遅延量に対応する所定時
間（１ライン以内）だけ遅延されることになる。
動作によって、パリティ符号Ｐａは伝送路Ｌ１，Ｌ２に
よるディジタルデータＤＶｓの遅延量に対応する所定時
間（１ライン以内）だけ遅延されることになる。
【００１４】
【発明が解決しようとする課題】ところで、１７２８段
による遅延量は、クロック周波数が２７ＭＨｚであるこ
とから、１７２８／２７＝６４μｓｅｃとなる。したが
って、伝送路（同軸ケーブル）Ｌ１，Ｌ２によるビデオ
データＤＶｓの遅延量が６４μｓｅｃ以内であれば正常
なデータ比較が可能である。
による遅延量は、クロック周波数が２７ＭＨｚであるこ
とから、１７２８／２７＝６４μｓｅｃとなる。したが
って、伝送路（同軸ケーブル）Ｌ１，Ｌ２によるビデオ
データＤＶｓの遅延量が６４μｓｅｃ以内であれば正常
なデータ比較が可能である。
【００１５】しかし、伝送路Ｌ１，Ｌ２が往復で例えば
４００ｍであるとき、この伝送路Ｌ１，Ｌ２によるビデ
オデータＤＶｓの遅延量は約２μｓｅｃ程度であり、上
述したように６４μｓｅｃの遅延量を得る必要性はな
く、ＦＩＦＯメモリ５２としてビデオデータＤＶｐの１
ラインのサンプル数に対応した段数を持つことは、消費
電力およびコストの面から不経済であった。
４００ｍであるとき、この伝送路Ｌ１，Ｌ２によるビデ
オデータＤＶｓの遅延量は約２μｓｅｃ程度であり、上
述したように６４μｓｅｃの遅延量を得る必要性はな
く、ＦＩＦＯメモリ５２としてビデオデータＤＶｐの１
ラインのサンプル数に対応した段数を持つことは、消費
電力およびコストの面から不経済であった。
【００１６】そこで、必要とする遅延量が得られる程度
にメモリ５２の段数を少なくすることが考えられる。し
かし、単にメモリ５２の段数を少なくすると、アドレス
ポインタのリセット付近で書き込みが読み出しを追い越
す部分が発生し、その結果データが失われ、正常なデー
タ比較ができず、伝送路の異常を正確に検出できなくな
るという問題点があった。
にメモリ５２の段数を少なくすることが考えられる。し
かし、単にメモリ５２の段数を少なくすると、アドレス
ポインタのリセット付近で書き込みが読み出しを追い越
す部分が発生し、その結果データが失われ、正常なデー
タ比較ができず、伝送路の異常を正確に検出できなくな
るという問題点があった。
【００１７】図５は、コンポーネント６２５システムで
ＦＩＦＯメモリ５２として８２段のものが使用された場
合のライトワードアドレス、ライトアドレスポインタ、
リードワードアドレスおよびリードアドレスポインタの
関係を示している。
ＦＩＦＯメモリ５２として８２段のものが使用された場
合のライトワードアドレス、ライトアドレスポインタ、
リードワードアドレスおよびリードアドレスポインタの
関係を示している。
【００１８】この場合、アドレスポインタ数は８２であ
る。ライト側では、クロックＣＫが入力される度にパリ
ティ符号Ｐａがメモリ５２に書き込まれる。そのライト
アドレスはライトアドレスポインタで示されている。ラ
イトアドレスポインタは、基準同期信号ＤSAで０にリセ
ットされ、クロックＣＫが入力される度に１，２，・・
・，８１までカウントアップされ、以下クロックＣＫに
よって０，１，２，・・・，８１のカウントアップ動作
が繰り返される。１７２１ワード以降はクロックＣＫが
入力される度に０，１，２，３，４，５までカウントア
ップされ、１７２７ワードの次の基準同期信号ＤSAで０
にリセットされ、以下クロックＣＫが入力される度に上
述のカウントアップ動作が繰り返される。
る。ライト側では、クロックＣＫが入力される度にパリ
ティ符号Ｐａがメモリ５２に書き込まれる。そのライト
アドレスはライトアドレスポインタで示されている。ラ
イトアドレスポインタは、基準同期信号ＤSAで０にリセ
ットされ、クロックＣＫが入力される度に１，２，・・
・，８１までカウントアップされ、以下クロックＣＫに
よって０，１，２，・・・，８１のカウントアップ動作
が繰り返される。１７２１ワード以降はクロックＣＫが
入力される度に０，１，２，３，４，５までカウントア
ップされ、１７２７ワードの次の基準同期信号ＤSAで０
にリセットされ、以下クロックＣＫが入力される度に上
述のカウントアップ動作が繰り返される。
【００１９】一方、リード側では、クロックＳＣＫが入
力される度にパリティ符号Ｐａがメモリ５２より読み出
される。そのリードアドレスはリードアドレスポインタ
で示されている。リードアドレスポインタは基準同期信
号ＤSAよりも遅れた基準同期信号ＳＤSAで０にリセット
される。次に、リードアドレスポインタはクロックＳＣ
Ｋが入力される度に１，２，・・・，８１までカウント
アップされ、以下クロックＳＣＫによって０，１，２，
・・・，８１のカウントアップ動作が繰り返される。１
７２１ワード以降はクロックＳＣＫが入力される度に
０，１，２，３，４，５までカウントアップされ、１７
２７ワードの次の基準同期信号ＳＤSAで０にリセットさ
れ、以下クロックＳＣＫが入力される度に上述したカウ
ントアップ動作が繰り返される。
力される度にパリティ符号Ｐａがメモリ５２より読み出
される。そのリードアドレスはリードアドレスポインタ
で示されている。リードアドレスポインタは基準同期信
号ＤSAよりも遅れた基準同期信号ＳＤSAで０にリセット
される。次に、リードアドレスポインタはクロックＳＣ
Ｋが入力される度に１，２，・・・，８１までカウント
アップされ、以下クロックＳＣＫによって０，１，２，
・・・，８１のカウントアップ動作が繰り返される。１
７２１ワード以降はクロックＳＣＫが入力される度に
０，１，２，３，４，５までカウントアップされ、１７
２７ワードの次の基準同期信号ＳＤSAで０にリセットさ
れ、以下クロックＳＣＫが入力される度に上述したカウ
ントアップ動作が繰り返される。
【００２０】ここで、基準同期信号ＳＤSAが基準同期信
号ＤSAより６クロック以上遅れた場合、リード側でアド
レス０〜５より１７２２〜１７２７ワードのデータを読
み出す前に、ライト側でアドレス０〜５に０〜５ワード
のデータが書き込まれるため、１７２２〜１７２７ワー
ドのデータが失われる。この結果、正常なデータ比較が
できなくなる。
号ＤSAより６クロック以上遅れた場合、リード側でアド
レス０〜５より１７２２〜１７２７ワードのデータを読
み出す前に、ライト側でアドレス０〜５に０〜５ワード
のデータが書き込まれるため、１７２２〜１７２７ワー
ドのデータが失われる。この結果、正常なデータ比較が
できなくなる。
【００２１】そこで、この発明では、正常なデータ比較
ができなくなるという問題を発生することなく、メモリ
段数を少なくできるディジタル機器の自己診断装置を提
供するものである。
ができなくなるという問題を発生することなく、メモリ
段数を少なくできるディジタル機器の自己診断装置を提
供するものである。
【００２２】
【課題を解決するための手段】この発明は、一定周期毎
に所定サンプル数のディジタルデータを有する送信デー
タまたはこの送信データに関連するデータを遅延手段を
介した後に送信データを伝送路を介して帰還した帰還デ
ータまたはこの帰還データに関連するデータと比較する
ことで伝送路の異常を検出するディジタル機器の自己診
断装置において、遅延手段をデュアルポートメモリで構
成し、このデュアルポートメモリのライトアドレスを送
信データの上記一定周期毎にリセットすると共にデュア
ルポートメモリのリードアドレスを帰還データの上記一
定周期毎にリセットし、デュアルポートメモリの実質的
なアドレス数を上記所定サンプル数の整数分の１に設定
するものである。
に所定サンプル数のディジタルデータを有する送信デー
タまたはこの送信データに関連するデータを遅延手段を
介した後に送信データを伝送路を介して帰還した帰還デ
ータまたはこの帰還データに関連するデータと比較する
ことで伝送路の異常を検出するディジタル機器の自己診
断装置において、遅延手段をデュアルポートメモリで構
成し、このデュアルポートメモリのライトアドレスを送
信データの上記一定周期毎にリセットすると共にデュア
ルポートメモリのリードアドレスを帰還データの上記一
定周期毎にリセットし、デュアルポートメモリの実質的
なアドレス数を上記所定サンプル数の整数分の１に設定
するものである。
【００２３】
【作用】この発明においては、デュアルポートメモリの
ライトアドレスおよびリードアドレスが途中でリセット
されることがなく、書き込みが読み出しを追い越してデ
ータが失われるということがなくなる。そのため、正常
なデータ比較ができなくなるという問題を発生すること
なく、メモリ段数を少なくすることが可能となる。
ライトアドレスおよびリードアドレスが途中でリセット
されることがなく、書き込みが読み出しを追い越してデ
ータが失われるということがなくなる。そのため、正常
なデータ比較ができなくなるという問題を発生すること
なく、メモリ段数を少なくすることが可能となる。
【００２４】
【実施例】以下、図１を参照しながら、この発明に係る
ディジタル機器の自己診断装置の一実施例を説明する。
本例はコンポーネント６２５システムのディジタルＶＴ
Ｒに適用した例である。この図１において、図３と対応
する部分には同一符号を付し、その詳細説明は省略す
る。
ディジタル機器の自己診断装置の一実施例を説明する。
本例はコンポーネント６２５システムのディジタルＶＴ
Ｒに適用した例である。この図１において、図３と対応
する部分には同一符号を付し、その詳細説明は省略す
る。
【００２５】図１において、５８はＦＩＦＯメモリであ
り、図３の例のＦＩＦＯメモリ５２に対応するものであ
る。図３の例のＦＩＦＯメモリ５２の段数はビデオデー
タＤＶｐの１ラインのサンプル数に対応した段数とされ
ているが、本例においてはメモリ５８の段数がビデオデ
ータＤＶｐの１ラインのサンプル数の２４分の１である
７２段とされる。
り、図３の例のＦＩＦＯメモリ５２に対応するものであ
る。図３の例のＦＩＦＯメモリ５２の段数はビデオデー
タＤＶｐの１ラインのサンプル数に対応した段数とされ
ているが、本例においてはメモリ５８の段数がビデオデ
ータＤＶｐの１ラインのサンプル数の２４分の１である
７２段とされる。
【００２６】７２段による遅延量は、クロック周波数が
２７ＭＨｚであることから、７２／２７≒２．６７μｓ
ｅｃとなる。したがって、伝送路（同軸ケーブル）Ｌ
１，Ｌ２によるビデオデータＤＶｓの遅延量が２．６７
μｓｅｃ以内であれば正常なデータ比較が可能である。
２７ＭＨｚであることから、７２／２７≒２．６７μｓ
ｅｃとなる。したがって、伝送路（同軸ケーブル）Ｌ
１，Ｌ２によるビデオデータＤＶｓの遅延量が２．６７
μｓｅｃ以内であれば正常なデータ比較が可能である。
【００２７】本例のその他の構成は、図３の例と同様と
される。
される。
【００２８】以上の構成において、ＦＩＦＯメモリ５８
のライトおよびリードの動作について説明する。
のライトおよびリードの動作について説明する。
【００２９】図２は、ライトワードアドレス、ライトア
ドレスポインタ、リードワードアドレスおよびリードア
ドレスポインタの関係を示している。
ドレスポインタ、リードワードアドレスおよびリードア
ドレスポインタの関係を示している。
【００３０】この場合、アドレスポインタ数は７２であ
る。ライト側では、クロックＣＫが入力される度にパリ
ティ符号Ｐａがメモリ５８に書き込まれる。そのライト
アドレスはライトアドレスポインタで示されている。ラ
イトアドレスポインタは、基準同期信号ＤSAで０にリセ
ットされ、クロックＣＫが入力される度に１，２，・・
・，７１までカウントアップされ、以下クロックＣＫに
よって０，１，２，・・・，７１のカウントアップ動作
が繰り返される。
る。ライト側では、クロックＣＫが入力される度にパリ
ティ符号Ｐａがメモリ５８に書き込まれる。そのライト
アドレスはライトアドレスポインタで示されている。ラ
イトアドレスポインタは、基準同期信号ＤSAで０にリセ
ットされ、クロックＣＫが入力される度に１，２，・・
・，７１までカウントアップされ、以下クロックＣＫに
よって０，１，２，・・・，７１のカウントアップ動作
が繰り返される。
【００３１】このカウントアップ動作が２４回繰り返さ
れた後に、次の基準同期信号ＤSAで０にリセットされ、
クロックＣＫが入力される度に上述のカウントアップ動
作が再び繰り返される。このように、ライトアドレスポ
インタの０，１，２，・・・，７１のカウントアップ動
作が基準同期信号ＤSAによって途中でリセットされるこ
とはなくなる。
れた後に、次の基準同期信号ＤSAで０にリセットされ、
クロックＣＫが入力される度に上述のカウントアップ動
作が再び繰り返される。このように、ライトアドレスポ
インタの０，１，２，・・・，７１のカウントアップ動
作が基準同期信号ＤSAによって途中でリセットされるこ
とはなくなる。
【００３２】一方、リード側では、クロックＳＣＫが入
力される度にパリティ符号Ｐａがメモリ５８より読み出
される。そのリードアドレスはリードアドレスポインタ
で示されている。リードアドレスポインタは基準同期信
号ＤSAよりも遅れた基準同期信号ＳＤSAで０にリセット
される。次に、リードアドレスポインタはクロックＳＣ
Ｋが入力される度に１，２，・・・，７１までカウント
アップされ、以下クロックＳＣＫによって０，１，２，
・・・，７１のカウントアップ動作が繰り返される。
力される度にパリティ符号Ｐａがメモリ５８より読み出
される。そのリードアドレスはリードアドレスポインタ
で示されている。リードアドレスポインタは基準同期信
号ＤSAよりも遅れた基準同期信号ＳＤSAで０にリセット
される。次に、リードアドレスポインタはクロックＳＣ
Ｋが入力される度に１，２，・・・，７１までカウント
アップされ、以下クロックＳＣＫによって０，１，２，
・・・，７１のカウントアップ動作が繰り返される。
【００３３】このカウントアップ動作が２４回繰り返さ
れた後に、次の基準同期信号ＳＤSAで０にリセットさ
れ、クロックＳＣＫが入力される度に上述のカウントア
ップ動作が再び繰り返される。このようにリードアドレ
スポインタの０，１，２，・・・，７１のカウントアッ
プ動作が基準同期信号ＳＤSAによって途中でリセットさ
れることはなくなる。
れた後に、次の基準同期信号ＳＤSAで０にリセットさ
れ、クロックＳＣＫが入力される度に上述のカウントア
ップ動作が再び繰り返される。このようにリードアドレ
スポインタの０，１，２，・・・，７１のカウントアッ
プ動作が基準同期信号ＳＤSAによって途中でリセットさ
れることはなくなる。
【００３４】このように本例においては、ライトアドレ
スポインタおよびリードアドレスポインタの０，１，
２，・・・，７１のカウントアップ動作の途中でリセッ
トされることはなく、従って上述したようにＦＩＦＯメ
モリの段数を８２とした場合のように書き込みが読み出
しを追い越してデータが失われるということがなく、正
常なデータ比較をすることができる。
スポインタおよびリードアドレスポインタの０，１，
２，・・・，７１のカウントアップ動作の途中でリセッ
トされることはなく、従って上述したようにＦＩＦＯメ
モリの段数を８２とした場合のように書き込みが読み出
しを追い越してデータが失われるということがなく、正
常なデータ比較をすることができる。
【００３５】なお、上述実施例においては、ＦＩＦＯメ
モリ５８の段数を７２段としたものであるが、メモリ５
８の段数がこれ以上であっても、ライトアドレスポイン
タおよびリードアドレスポインタとして０，１，２，・
・・，７１のカウントアップ動作が繰り返されるように
してあれば何等問題はない。
モリ５８の段数を７２段としたものであるが、メモリ５
８の段数がこれ以上であっても、ライトアドレスポイン
タおよびリードアドレスポインタとして０，１，２，・
・・，７１のカウントアップ動作が繰り返されるように
してあれば何等問題はない。
【００３６】また、上述実施例においては、ＦＩＦＯメ
モリ５８の段数を１ラインのサンプル数の１／２４であ
る７２段としたものであるが、必要とする遅延量によっ
て１ラインのサンプル数の整数分の１という制限をつけ
て段数を変更できることは勿論である。
モリ５８の段数を１ラインのサンプル数の１／２４であ
る７２段としたものであるが、必要とする遅延量によっ
て１ラインのサンプル数の整数分の１という制限をつけ
て段数を変更できることは勿論である。
【００３７】また、上述実施例においては、コンポーネ
ント６２５システムのディジタルＶＴＲに適用したもの
であるが、コンポーネント５２５システムのディジタル
ＶＴＲにも同様に適用することができる。この場合に
も、ＦＩＦＯメモリの段数はビデオデータＤＶｐの１ラ
インのサンプル数の整数分の１とされる。４：２：２デ
ィジタルビデオデータ（ＣＣＩＲ６０１，ＳＭＰＴＥ１
２５Ｍ）では、５２５システムで１７１６ワード／ライ
ン、６２５システムで１７２８ワード／ラインである。
ント６２５システムのディジタルＶＴＲに適用したもの
であるが、コンポーネント５２５システムのディジタル
ＶＴＲにも同様に適用することができる。この場合に
も、ＦＩＦＯメモリの段数はビデオデータＤＶｐの１ラ
インのサンプル数の整数分の１とされる。４：２：２デ
ィジタルビデオデータ（ＣＣＩＲ６０１，ＳＭＰＴＥ１
２５Ｍ）では、５２５システムで１７１６ワード／ライ
ン、６２５システムで１７２８ワード／ラインである。
【００３８】したがって、コンポーネント５２５システ
ムで約２μｓｅｃの遅延が必要なときは、ＦＩＦＯメモ
リの段数を１ラインのサンプル数の１／２２である７８
段とすればよい。７８段による遅延量は、クロック周波
数が２７ＭＨｚであることから、７８／２７≒２．８９
μｓｅｃとなる。この場合、ライトアドレスポインタお
よびリードアドレスポインタとして０，１，２，・・
・，７７のカウントアップ動作が繰り返されるように構
成してあれば、ＦＩＦＯメモリの段数は７８段以上であ
っても問題はない。
ムで約２μｓｅｃの遅延が必要なときは、ＦＩＦＯメモ
リの段数を１ラインのサンプル数の１／２２である７８
段とすればよい。７８段による遅延量は、クロック周波
数が２７ＭＨｚであることから、７８／２７≒２．８９
μｓｅｃとなる。この場合、ライトアドレスポインタお
よびリードアドレスポインタとして０，１，２，・・
・，７７のカウントアップ動作が繰り返されるように構
成してあれば、ＦＩＦＯメモリの段数は７８段以上であ
っても問題はない。
【００３９】また、ＦＩＦＯメモリの段数を７８段とし
て、６２５システムおよび５２５システムでそれぞれア
ドレスポインタ数を７２および７８に切り換えできるよ
うにすれば、６２５システムおよび５２５システムのい
ずれにも効率的に適用できるようになる。すなわち、６
２５システムではライトアドレスポインタおよびリード
アドレスポインタとして０，１，２，・・・，７１のカ
ウントアップ動作が繰り返され、 ５２５システムでは
ライトアドレスポインタおよびリードアドレスポインタ
として０，１，２，・・・，７７のカウントアップ動作
が繰り返されることになる。
て、６２５システムおよび５２５システムでそれぞれア
ドレスポインタ数を７２および７８に切り換えできるよ
うにすれば、６２５システムおよび５２５システムのい
ずれにも効率的に適用できるようになる。すなわち、６
２５システムではライトアドレスポインタおよびリード
アドレスポインタとして０，１，２，・・・，７１のカ
ウントアップ動作が繰り返され、 ５２５システムでは
ライトアドレスポインタおよびリードアドレスポインタ
として０，１，２，・・・，７７のカウントアップ動作
が繰り返されることになる。
【００４０】また、上述実施例においては、送信データ
より生成されたパリティ符号Ｐａと帰還データより生成
されたパリティ符号ＳＰａとを比較して伝送路Ｌ１，Ｌ
２の異常を検出するようにしたものであるが、この発明
は送信データおよび帰還データを直接比較して伝送路Ｌ
１，Ｌ２の異常を検出する構成のものにも同様に適用す
ることができる。
より生成されたパリティ符号Ｐａと帰還データより生成
されたパリティ符号ＳＰａとを比較して伝送路Ｌ１，Ｌ
２の異常を検出するようにしたものであるが、この発明
は送信データおよび帰還データを直接比較して伝送路Ｌ
１，Ｌ２の異常を検出する構成のものにも同様に適用す
ることができる。
【００４１】また、上述実施例においては、ディジタル
機器としてディジタルＶＴＲの例を示したものである
が、この発明はディジタルデータを伝送路を介して送信
するその他のディジタル機器の自己診断装置にも同様に
適用できることは勿論である。
機器としてディジタルＶＴＲの例を示したものである
が、この発明はディジタルデータを伝送路を介して送信
するその他のディジタル機器の自己診断装置にも同様に
適用できることは勿論である。
【００４２】
【発明の効果】この発明によれば、デュアルポートメモ
リのライトアドレスおよびリードアドレスが途中でリセ
ットされることがなく、書き込みが読み出しを追い越し
てデータが失われるということがなくなり、正常なデー
タ比較ができなくなるという問題を発生することなくメ
モリ段数を少なくすることができ、消費電力およびコス
トの面で効果的なものとなる。
リのライトアドレスおよびリードアドレスが途中でリセ
ットされることがなく、書き込みが読み出しを追い越し
てデータが失われるということがなくなり、正常なデー
タ比較ができなくなるという問題を発生することなくメ
モリ段数を少なくすることができ、消費電力およびコス
トの面で効果的なものとなる。
【図１】この発明に係るディジタル機器の自己診断装置
の一実施例の構成を示すブロック図である。
の一実施例の構成を示すブロック図である。
【図２】図１の例のＦＩＦＯメモリにおけるライトワー
ドアドレス、ライトアドレスポインタ、リードワードア
ドレスおよびリードアドレスポインタの関係を示した図
である。
ドアドレス、ライトアドレスポインタ、リードワードア
ドレスおよびリードアドレスポインタの関係を示した図
である。
【図３】ディジタル機器の自己診断装置の一例の構成を
示すブロック図である。
示すブロック図である。
【図４】図３の例のＦＩＦＯメモリにおけるライトワー
ドアドレス、ライトアドレスポインタ、リードワードア
ドレスおよびリードアドレスポインタの関係を示した図
である。
ドアドレス、ライトアドレスポインタ、リードワードア
ドレスおよびリードアドレスポインタの関係を示した図
である。
【図５】ＦＩＦＯメモリの段数を少なくした場合におけ
るライトワードアドレス、ライトアドレスポインタ、リ
ードワードアドレスおよびリードアドレスポインタの関
係を示した図である。
るライトワードアドレス、ライトアドレスポインタ、リ
ードワードアドレスおよびリードアドレスポインタの関
係を示した図である。
１，２０ ディジタルＶＴＲ ２ ディジタルビデオ出力回路 ３ パラレル／シリアル変換回路（Ｐ／Ｓ変換回路） ４ シリアル／パラレル変換回路（Ｓ／Ｐ変換回路） ５ 自己診断装置 ５１，５５ パリティ生成回路 ５３ 同期検出回路 ５４ 比較回路 ５６ カウンタ ５８ ＦＩＦＯメモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 29/14 H04L 1/00
Claims (2)
- 【請求項１】 一定周期毎に所定サンプル数のディジタ
ルデータを有する送信データまたはこの送信データに関
連するデータを遅延手段を介した後に上記送信データを
伝送路を介して帰還した帰還データまたはこの帰還デー
タに関連するデータと比較することで上記伝送路の異常
を検出するディジタル機器の自己診断装置において、 上記遅延手段をデュアルポートメモリで構成し、このデ
ュアルポートメモリのライトアドレスを上記送信データ
の上記一定周期毎にリセットすると共に上記デュアルポ
ートメモリのリードアドレスを上記帰還データの上記一
定周期毎にリセットし、 上記デュアルポートメモリの実質的なアドレス数を上記
所定サンプル数の整数分の１に設定することを特徴とす
るディジタル機器の自己診断装置。 - 【請求項２】 上記ディジタルデータはディジタルビデ
オデータであり、このディジタルビデオデータの方式に
応じて上記アドレス数を切り換えることを特徴とする請
求項１記載のディジタル機器の自己診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17442693A JP3246096B2 (ja) | 1993-07-14 | 1993-07-14 | ディジタル機器の自己診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17442693A JP3246096B2 (ja) | 1993-07-14 | 1993-07-14 | ディジタル機器の自己診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730525A JPH0730525A (ja) | 1995-01-31 |
| JP3246096B2 true JP3246096B2 (ja) | 2002-01-15 |
Family
ID=15978341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17442693A Expired - Fee Related JP3246096B2 (ja) | 1993-07-14 | 1993-07-14 | ディジタル機器の自己診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246096B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5761944B2 (ja) * | 2010-08-11 | 2015-08-12 | 株式会社富士通アドバンストエンジニアリング | エラーチェック回路及びエラーチェック方法 |
-
1993
- 1993-07-14 JP JP17442693A patent/JP3246096B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0730525A (ja) | 1995-01-31 |
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Legal Events
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