JPH01260926A - Ｐｌｌ発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はＰＬＬ　（フェーズ・ロックド・ループ）発振
回路に関する。

背景技術 従来のＰＬＬ発振回路を用いた局部発振回路を有するＦ
Ｍ受信機を第３図に示す。この受信機においては、アン
テナ１に到来した放送電波はＲＦ（高周波）アンプ２に
よって増幅されて混合器３に供給される。ＲＦアンプ２
の出力信号は混合器３において局部発振回路４から出力
された発振信号と混合されて中間周波信号に変換される
。中間周波信号はＩＰアンプ５を介してＦＭ検波回路６
に供給されて検波され、そしてステレオ復調回路７によ
ってステレオ復調されて左右チャンネル信号となる。

局部発振回路４においては、ＶＣＯ＜電圧制御発振器）
１１の発振信号が混合器３に供給されると共にプログラ
マブル分周器１２に供給される。

分周された発振信号は位相比較器１３において基準信号
と位相比較されて位相差に応じた電圧が得られ、その位
相差電圧がＬＰＦ　（ローパスフィルタ）１４を介して
ｖＣＯｌｌに制御電圧として供給される。一方、任意の
受信周波数を指定するためのキーボード１５が設けられ
、キーボード１５の操作に応じて制御回路１６からディ
ジタル信号がプログラマブル分周器１２に供給され、プ
ログラマブル分周器１２の分周比が定まるようになって
いる。キーボード１５は例えば、アップダウンキー、プ
リセット選択キー等からなり、制御回路１６は例えば、
カウンタ、クロック発生器及びメモリからなる。

かかる局部発振回路４においては、キーボード１５のア
ップダウンキー等のキー操作により制御回路１６から出
力されるディジタル信号の内容が変化し、プログラマブ
ル分周器１２の分周比１／Ｎがそのディジタル信号の内
容に応じて定まる。

よって、ｖＣＯｌｌの発振信号の周波数ｆ、がｆｏ／Ｎ
に分周され、この周波数ｆ、／Ｎの発振信号と周波数ｆ
「の基準信号との位相差に応じた電圧が位相比較器１３
から発生する。この電圧をＬＰＦ１４を介してｖＣＯｌ
ｌに供給する；とによりフィードバックループ回路が形
成され、ｆ。

／Ｎの発振信号と周波数ｆｒの基準信号との位相差、す
なわち周波数差が減少するように作用し、ｆｏ／Ｎの発
振信号と基準信号との周波数及び位相が各々一致したと
きＰＬＬ発振回路としてはロック状態（ｆ（、−Ｎｆｒ
　）となる。

ところで、ＬＰＦ１４としては例えば、第４図に示すよ
うにアンプ１７、抵抗１８．１９及びコンデンサ２０か
らなる時定数回路により構成されている。このようにＬ
ＰＦ１４にはコンデンサが含まれているので、コンデン
サの充放電時間によりロック状態に達するまでの応答速
度に限界があった。またＬＰＦの時定数を小さくすれば
応答速度は速くなるが、Ｃ／Ｎ比が悪化しノイズにより
良好な周波数安定度が得られなくなるいう問題点があっ
た。

発明の概要 本発明の目的は、良好なＣ／Ｎ比を得つつ応答速度を速
くすることができるＰＬＬ発振回路を提供することであ
る。

本発明のＰＬＬ発振回路は、入力電圧に応じた周波数の
発振信号を発生する発振手段と、発振周波数を指定する
指令を発生する指令手段と、該指令の内容に応じた分周
比で発振信号の周波数を分周する分周手段と、該分周手
段の出力信号と基準信号との位相差に応じた電圧を発生
する位相比較手段と、該位相比較手段の出力電圧の低域
成分を抽出するフィルタと、上記の指令の内容に応じた
電圧を発生する電圧発生手段と、フィルタの出力電圧と
電圧発生手段の出力電圧とを加算しその加算電圧を発振
手段に入力電圧として供給する加算手段とからなること
を特徴としている。

実施例 以下、本発明の実施例を第１図を参照しつつ詳細に説明
する。

第１図に示した本発明によるＰＬＬ発振回路を適用した
局部発振回路を有するＦＭ受信機において、第３図に示
した受信機と同一部分は同一符号を用いて示しており、
制御回路１６の出力にはプログラマブル分周器１２が接
続されると共にＤ／Ａ変換器２１が接続されている。Ｄ
／Ａ変換器２１は制御回路１６から出力されるディジタ
ル信号を電圧信号に変換して加算器２２に供給する。加
算器２２はＤ／Ａ変換器２１の出力電圧とＬＰＦ１４の
出力電圧とを加算する。加算器２２の出力にｖＣｏｌｌ
が接続され、加算器２２の出力電圧がｖＣＯｌｌに制御
電圧として供給される。その他の構成は第３図に示した
受信機と同様である。

なお、加算器２２は、例えば、第２図に示すようにオペ
アンプ２３及び抵抗２４ないし２８から構成される。

かかる構成においては、制御回路１６から出力されるデ
ィジタル信号がＤ／Ａ変換器２１によってＤ／Ａ変換さ
れ、そのディジタル信号の内容に応じた電圧Ｖｌが加算
器２２に供給される。加算器２２はＤ／Ａ変換器２１の
出力電圧ｖ１とＬＰＦ１４の出力電圧ｖ２とを加算し、
加算電圧ｖ３（＝Ｖ＋　＋Ｖ２　）を発生してＶｃＯｌ
ｌに供給する。

制御回路１６から出力されるディジタル信号の内容がキ
ーボード１５のキー操作により変化すると、プログラマ
ブル分周器１２の分周比１／Ｎがそのディジタル信号の
内容に応じて新たに設定されると共にディジタル信号の
内容に応じた電圧Ｖ１がＤ／Ａ変換器２１から出力され
る。その電圧■１は加算器２２においてＬＰＦ１４の出
力電圧Ｖ２に加算されてＶＣＯＩＩに出力される。これ
により、ＶＣＯｌｌの発振周波数ｆ、は電圧Ｖ１の変化
量に応じた周波数だけ直ちに変化する。この発振周波数
ｆｏが変化した発振信号はプログラマブル分周器１２に
よって分周比１／Ｎに分周されて位相比較器１３に供給
される。この周波数ｆｏ／Ｎの発振信号と周波数ｆｒの
基準信号との位相差に応じた電圧が位相比較器１３から
発生してＬＰＦ１４に供給されてＬＰＦ１４の出力電圧
Ｖ２を変化させる。よって、電圧ｖ２の変化によりＶＣ
Ｏｌｌの発振周波数が補正され、ｆ　ｏ　／　Ｈの発振
信号と周波数ｆｒの基準信号との位相差が減少するよう
に作用する。

従って、キーボード１５を操作した場合には先ず、直ち
にＤ／Ａ変換器２１の出力電圧Ｖ１の変化によってＶＣ
ＯＩＩの発振周波数がキーボード１５から指令した所望
の発振周波数にほぼ等しくなり、次いで、フィードバッ
クループ回路により生ずる電圧Ｖ２によりＶＣＯＩＩの
発振周波数が微調整されて所望の発振周波数に等しくな
りロック状態になる。すなわち、ＶＣＯｌｌの発振周波
数ｆ、はＤ／Ａ変換器２１の出力電圧Ｖ１によってほぼ
決ってしまうので、ＬＰＦ１４の出力電圧■２の変化は
小さくて済む。

発明の効果 以上の如く、本発明のＰＬＬ発振回路においては、■Ｃ
Ｏ等の発振手段、指令手段の指令内容に応じた分周比を
得る分周手段、位相比較手段及びフィルタからなるフィ
ードバックループ回路を形成すると共に、上記の指令内
容に応じた電圧を発生する電圧発生手段を有し、その電
圧発生手段の出カフＩＩＳ圧とフィルタの出力電圧とを
加算した電圧に応じた周波数の発振信号を発振手段が発
生するように構成されている。これにより、指令手段の
指令内容が変化した場合に発振手段の発振周波数は電圧
発生手段の出力電圧によって直ちにほぼ決ってしまうの
で、フィードバックループ回路によるＬＰＦ等のフィル
タの出力電圧の変化は小さくて済む。よって、フィルタ
の時定数を小さくしなくても応答速度を速くすることが
でき、また良好なＣ／Ｎ比が得られるので周波数安定度
の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の加算器の具体的に示す回路図、第３図はＰＬＬ発
振回路の従来例を示すブロック図、第４図は第３図のＬ
ＰＦを具体的に示す回路図である。 主要部分の符号の説明 １１・・・・・・■ＣＯ １２・・・・・・プログラマブル分周器１３・・・・・
・位ト［」比較器 １４・・・・・・ＬＰＦ １５・・・・・・キーボード １６・・・・・・制御回路 ２１・・・・・・Ｄ／Ａ変換器 ２２・・・・・・加算器 出願人　　　パイオニア株式会社

Claims (1)

【特許請求の範囲】
1. 入力電圧に応じた周波数の発振信号を発生する発振手段
   と、発振周波数を指定する指令を発生する指令手段と、
   前記指令の内容に応じた分周比で前記発振信号の周波数
   を分周する分周手段と、前記分周手段の出力信号と基準
   信号との位相差に応じた電圧を発生する位相比較手段と
   、前記位相比較手段の出力電圧の低域成分を抽出するフ
   ィルタと、前記指令の内容に応じた電圧を発生する電圧
   発生手段と、前記フィルタの出力電圧と前記電圧発生手
   段の出力電圧とを加算しその加算電圧を前記発振手段に
   前記入力電圧として供給する加算手段とからなることを
   特徴とするＰＬＬ発振回路。