JPH01261927A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
- Publication number
- JPH01261927A JPH01261927A JP63091035A JP9103588A JPH01261927A JP H01261927 A JPH01261927 A JP H01261927A JP 63091035 A JP63091035 A JP 63091035A JP 9103588 A JP9103588 A JP 9103588A JP H01261927 A JPH01261927 A JP H01261927A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pll
- circuit
- clock
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタルデータ伝送等に使用するディジタ
ルＰＬＬ回路に関する。
ルＰＬＬ回路に関する。
従来の技術
第２図は、従来のディジタルＰＬＬ回路を示す。
第２図において、１は、ＰＬＬ入力クロック６と、後述
する分周器４からのＰＬＬ出力クロック１１の位相差に
応じたデユーティ比の信号を出力するＥＸ−ＯＲ回路で
あり、このＥＸ−ＯＲ回路１は、ＰＬＬ回路の位相比較
器として動作する。
する分周器４からのＰＬＬ出力クロック１１の位相差に
応じたデユーティ比の信号を出力するＥＸ−ＯＲ回路で
あり、このＥＸ−ＯＲ回路１は、ＰＬＬ回路の位相比較
器として動作する。
３・７
２は、固定周波数発振器５がらの基準クロック１２をｇ
Ｘ−９ａ回路１の出力信号によりカウントアツプ（ＵＰ
）又はカウントダウン（ＤＯＷＮ）するアップダウンカ
ウンタであり、このアップダウンカウンタ２は、ＰＬＬ
回路のループフィルタとして動作する。
Ｘ−９ａ回路１の出力信号によりカウントアツプ（ＵＰ
）又はカウントダウン（ＤＯＷＮ）するアップダウンカ
ウンタであり、このアップダウンカウンタ２は、ＰＬＬ
回路のループフィルタとして動作する。
３は、固定周波数発振器５からの基準クロック１２をア
ップダウンカウンタ２のキャリー信号（ＣＡＲＲＹ）８
とボロー信号（ＢＯＲＲＯＷ）９により分局する分周比
可変分周器％４は１分周比可変分周器３により分周され
た信号１０を分周し、ＰＬＬ出力クロック１１を出力す
る分周器である。
ップダウンカウンタ２のキャリー信号（ＣＡＲＲＹ）８
とボロー信号（ＢＯＲＲＯＷ）９により分局する分周比
可変分周器％４は１分周比可変分周器３により分周され
た信号１０を分周し、ＰＬＬ出力クロック１１を出力す
る分周器である。
次に、上記従来例の動作を説明する。
第２図において、ＰＬＬ入力クロック６とＰＬＬ出力ク
ロック１１のデユーティ比がそれぞれ５０チであってか
つ略等しい周波数であり、また、ＰＬＬ出力クロック１
１の位相がＰＬＬ入力クロック６のそれよりπ／２だげ
遅れているロック位相状態では、ＥＸ−ＯＲ回路１の出
力信号７のデユーティ比は５０％となり、アップダウン
カウンタ２のキャリー信号８とボロー信号９の出力頻度
が略等しくなり、したがって、ロック位相状態が維持さ
れる。
ロック１１のデユーティ比がそれぞれ５０チであってか
つ略等しい周波数であり、また、ＰＬＬ出力クロック１
１の位相がＰＬＬ入力クロック６のそれよりπ／２だげ
遅れているロック位相状態では、ＥＸ−ＯＲ回路１の出
力信号７のデユーティ比は５０％となり、アップダウン
カウンタ２のキャリー信号８とボロー信号９の出力頻度
が略等しくなり、したがって、ロック位相状態が維持さ
れる。
他方、ＰＬＬ出力クロック１１の位相がＰＬＬ入力クロ
ック６のそれよりπ／２から更に遅れた位相状態では、
ＥＸ−ＯＲ回路１の出力信号７のデユーティ比は５０チ
より大きくなり、アップダウンカウンタ２のキャリー信
号８の出力頻度がボロー信号９のそれより大きくなり、
したがって、分周比可変分周器３が小さい分周比で基準
クロック１２を分周し、分周器４がＰＬＬ出力クロック
１１の位相を進め、ロック位相状態に引き込む。
ック６のそれよりπ／２から更に遅れた位相状態では、
ＥＸ−ＯＲ回路１の出力信号７のデユーティ比は５０チ
より大きくなり、アップダウンカウンタ２のキャリー信
号８の出力頻度がボロー信号９のそれより大きくなり、
したがって、分周比可変分周器３が小さい分周比で基準
クロック１２を分周し、分周器４がＰＬＬ出力クロック
１１の位相を進め、ロック位相状態に引き込む。
発明が解決しようとする課題
しかしながら、上記従来のディジタルＰＬＬ回路では、
アップダウンカウンタ２が通常多段のフリップフロップ
により構成されているので、ＰＬＬの過度応答特性がフ
リッフロップの段数により決定され、引き込み時間が短
くなるように設定すると、雑音帯域幅が大きくなるとい
う問題点がある。
アップダウンカウンタ２が通常多段のフリップフロップ
により構成されているので、ＰＬＬの過度応答特性がフ
リッフロップの段数により決定され、引き込み時間が短
くなるように設定すると、雑音帯域幅が大きくなるとい
う問題点がある。
５ ・・−７
伺、一般に、ＰＬＬ出力クロック１１とＰＬＬ入力クロ
ック６０位相差がπの場合に、最も長い引き込み時間を
要する。
ック６０位相差がπの場合に、最も長い引き込み時間を
要する。
本発明は上記問題点に鑑み、雑音帯域幅が劣化すること
な＊引き込み時間を短縮することができるディジタルＰ
ＬＬ回路を提供することを目的とする。
な＊引き込み時間を短縮することができるディジタルＰ
ＬＬ回路を提供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、ＰＩ、Ｌ人カクロ
ックとＰＬＬ出力クロックの位相差がπ／２以上か否か
を検出し、π／２以上の場合にアップダウンカウンタと
、可変分周器と分周器がロック位相状態になるようにリ
セットするようにしたものである。
ックとＰＬＬ出力クロックの位相差がπ／２以上か否か
を検出し、π／２以上の場合にアップダウンカウンタと
、可変分周器と分周器がロック位相状態になるようにリ
セットするようにしたものである。
作 用
本発明は上記構成により、常にＰＬＬ入力クロックとＰ
ＬＬ出力クロックの位相差がπ／２μ内の状態から引き
込むために、雑音帯域幅が劣化することなく引き込み時
間を短縮することができる。
ＬＬ出力クロックの位相差がπ／２μ内の状態から引き
込むために、雑音帯域幅が劣化することなく引き込み時
間を短縮することができる。
実施例
６ヘー）′
は下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るディジタルＰＬＬ回路の一実施例を示
すブロック図であり、第２図に示す構成部材と同一のも
のには同一の参照符号を付す。
は、本発明に係るディジタルＰＬＬ回路の一実施例を示
すブロック図であり、第２図に示す構成部材と同一のも
のには同一の参照符号を付す。
第１図において、１は、ＰＬＬ入力クロック６と、後述
する分周器４ａからのＰＬＬ出力クロック１１の位相差
に応じたデユーティ比の信号を出力するＥＸ−ＯＲ回路
、２ａは、後述する立ち上がり検出回路１５からのリセ
ット信号１８によりリセットされ、固定周波数発振器５
からの基準クロック１２をＥＸ−ＯＲ回路１の出力信号
によりカウントアツプ（ＵＰ）又はカウントダウン（Ｄ
ＯＷＮ）するアンプダウンカウンタである。
する分周器４ａからのＰＬＬ出力クロック１１の位相差
に応じたデユーティ比の信号を出力するＥＸ−ＯＲ回路
、２ａは、後述する立ち上がり検出回路１５からのリセ
ット信号１８によりリセットされ、固定周波数発振器５
からの基準クロック１２をＥＸ−ＯＲ回路１の出力信号
によりカウントアツプ（ＵＰ）又はカウントダウン（Ｄ
ＯＷＮ）するアンプダウンカウンタである。
３ａは、立ち上がり検出回路１５からのリセット信号１
８によりリセットされ、固定周波数発振器５からの基準
クロック１２をアップダウンカウンタ２のキャリー信号
（ＣＡＲＦｔ、Ｙ） ８とボロー信号（ＢＯＲ，Ｒ，０
Ｗ）９により分周する分周比可変分周器、４ａは、立ち
上がり検出回路１５からのリセット７ ・・−７ 信号１８によりリセットされ、分周比可変分周器３によ
り分周された信号１０を分周し、ＰＬＬ出力クロック１
１を出力する分周器である。
８によりリセットされ、固定周波数発振器５からの基準
クロック１２をアップダウンカウンタ２のキャリー信号
（ＣＡＲＦｔ、Ｙ） ８とボロー信号（ＢＯＲ，Ｒ，０
Ｗ）９により分周する分周比可変分周器、４ａは、立ち
上がり検出回路１５からのリセット７ ・・−７ 信号１８によりリセットされ、分周比可変分周器３によ
り分周された信号１０を分周し、ＰＬＬ出力クロック１
１を出力する分周器である。
１３は、ＰＬＬ入力クロック６のネガティブ信号とＰＬ
Ｌ出力クロック１１が入力するＤフリッフリロップ、１
４は、Ｄフリップフロップ１３のＱ端子の出力信号１６
の位相なπ／２遅延するπ／２位相遅延回路、１５は、
π／２立相遅相遅延の出力信号の立ち下がりによりリセ
ット信号を出力する立ち下がり変化検出回路である。
Ｌ出力クロック１１が入力するＤフリッフリロップ、１
４は、Ｄフリップフロップ１３のＱ端子の出力信号１６
の位相なπ／２遅延するπ／２位相遅延回路、１５は、
π／２立相遅相遅延の出力信号の立ち下がりによりリセ
ット信号を出力する立ち下がり変化検出回路である。
次に、上記実施例の動作を説明する。
第１図において、ＰＬＬ入力クロック６とＰＬＬ出力ク
ロック１１のデユーティ比がそれぞれ５０チであってか
つ略等しい周波数であり、また、ＰＬＬ出力クロック１
１とＰＬＬ入力クロック６０位相差がπ／２のときのロ
ック位相状態では。
ロック１１のデユーティ比がそれぞれ５０チであってか
つ略等しい周波数であり、また、ＰＬＬ出力クロック１
１とＰＬＬ入力クロック６０位相差がπ／２のときのロ
ック位相状態では。
ＥＸ−ＯＲ回路１の出力信号７のデユーティ比は５０％
となり、アップダウンカウンタ２ａのキャリー信号８と
ボロー信号９の出力頻度が略等しくなり、したがって、
ロック位相状態が維持される。
となり、アップダウンカウンタ２ａのキャリー信号８と
ボロー信号９の出力頻度が略等しくなり、したがって、
ロック位相状態が維持される。
他方、ＰＬＬ出力クロック１１とＰＩ、Ｌ人カクロック
６０位相差がπ／２より大きくなると、Ｄフリップフロ
ップ１３のＱ端子の出力信号がハイレベルからロウレベ
ルに立ち下がり、この変化時点がπ／２位相遅延回路に
より遅延され、立ち下がり変化検出回路１５がアップダ
ウンカウンタ２ａ。
６０位相差がπ／２より大きくなると、Ｄフリップフロ
ップ１３のＱ端子の出力信号がハイレベルからロウレベ
ルに立ち下がり、この変化時点がπ／２位相遅延回路に
より遅延され、立ち下がり変化検出回路１５がアップダ
ウンカウンタ２ａ。
分周比可変分周器３ａ、分周器４ａをリセットする。
したがって、アップダウンカウンタ２ａ１分周比可変分
周器３ａ、分周器４ａは、ＰＬＬ出力クロック１１とＰ
ＬＬ入力クロック６の位相差がπ／２μ内のときからロ
ック位相に引き込むことができ、引き込み時間を短縮す
ることができる。
周器３ａ、分周器４ａは、ＰＬＬ出力クロック１１とＰ
ＬＬ入力クロック６の位相差がπ／２μ内のときからロ
ック位相に引き込むことができ、引き込み時間を短縮す
ることができる。
発明の詳細
な説明したように、本発明は、ＰＬＬ人カクロノクとＰ
ＬＬ出力クロりクの位相差がπ／２以上か否かを検出し
、π／２以上の場合に前記アンプダウンカウンタと、可
変分周器と分周器がロック位相状態になるようにリセッ
トするようにしたので、常にＰＬＬ人カクロノクとＰＬ
Ｌ出力クロり９ ・・ りの位相差がπ／２以内の状態から引き込むために、雑
音帯域幅が劣化することなく引き込み時間を短縮するこ
とができる。
ＬＬ出力クロりクの位相差がπ／２以上か否かを検出し
、π／２以上の場合に前記アンプダウンカウンタと、可
変分周器と分周器がロック位相状態になるようにリセッ
トするようにしたので、常にＰＬＬ人カクロノクとＰＬ
Ｌ出力クロり９ ・・ りの位相差がπ／２以内の状態から引き込むために、雑
音帯域幅が劣化することなく引き込み時間を短縮するこ
とができる。
【図面の簡単な説明】
第１図は、本発明に係るディジタルＰＬＬ回路の一実施
例を示すブロック図、第２図は、従来のディジタルＰＬ
Ｌ回路を示すブロック図である。 １・・・ＥＸ−ＯＲ回路、２ａ・・・アップダウンカウ
ンタ、３ａ・・・分周比可変分周器、４ａ・・分周器、
５３．固定周波数発振器、１３・・・Ｄフリップフロッ
プ、１４・・・π／２位相遅延回路、１５・・・立ち下
がり変化検出回路。
例を示すブロック図、第２図は、従来のディジタルＰＬ
Ｌ回路を示すブロック図である。 １・・・ＥＸ−ＯＲ回路、２ａ・・・アップダウンカウ
ンタ、３ａ・・・分周比可変分周器、４ａ・・分周器、
５３．固定周波数発振器、１３・・・Ｄフリップフロッ
プ、１４・・・π／２位相遅延回路、１５・・・立ち下
がり変化検出回路。
Claims (2)
- （１）ＰＬＬ入力クロックとＰＬＬ出力クロックの位相
差に応じたデューティ比の信号を出力する排他的論理和
回路と、基準クロックを前記排他的論理和回路の出力信
号のデューティ比に応じてカウントアップ又はカウント
ダウンし、キャリー信号又はボロー信号を出力するアッ
プダウンカウンタと、基準クロックを前記アップダウン
カウンタからのキャリー信号又はボロー信号に応じた分
周比で分周する可変分周器と、前記可変分周器により分
周された信号を分周して前記ＰＬＬ出力クロックを出力
する分周器と、ＰＬＬ入力クロックとＰＬＬ出力クロッ
クの位相差がπ／２以上か否かを検出し、π／２以上の
場合に前記アップダウンカウンタと、可変分周器と分周
器がロック位相状態になるようにリセットする手段とを
有するディジタルＰＬＬ回路。 - （２）リセット手段は、ＰＬＬ入力クロックのネガティ
ブエッジトリガ信号とＰＬＬ出力クロックにより位相差
がπ／２以上か否かを検出するＤフリップフロップと、
前記Ｄフリップフロップの検出信号の位相をπ／２遅延
する遅延回路と、前記遅延回路により遅延された信号に
よりリセット信号を出力する回路とを有する請求項（１
）記載のディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091035A JPH01261927A (ja) | 1988-04-13 | 1988-04-13 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091035A JPH01261927A (ja) | 1988-04-13 | 1988-04-13 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01261927A true JPH01261927A (ja) | 1989-10-18 |
Family
ID=14015248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091035A Pending JPH01261927A (ja) | 1988-04-13 | 1988-04-13 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01261927A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818020A (ja) * | 1981-07-27 | 1983-02-02 | Sharp Corp | 燃焼制御安全装置 |
| JPS62298228A (ja) * | 1986-06-18 | 1987-12-25 | Fujitsu Ltd | 位相同期装置 |
-
1988
- 1988-04-13 JP JP63091035A patent/JPH01261927A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818020A (ja) * | 1981-07-27 | 1983-02-02 | Sharp Corp | 燃焼制御安全装置 |
| JPS62298228A (ja) * | 1986-06-18 | 1987-12-25 | Fujitsu Ltd | 位相同期装置 |
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