JPH0555909A - デイジタルフエイズドロツクトループ回路 - Google Patents

Abstract

(57)【要約】 【目的】再生クロック信号の位相調整が簡単な回路構成
で高速動作するディジタルフェイズドロックトループ回
路を提供する。 【構成】位相比較器１１でデータ信号の位相と再生クロ
ック信号の位相を比較し、位相誤差信号を出力する。位
相誤差蓄積カウンタ１２は、位相誤差信号より分周オフ
セット値選択信号を出力する。分周オフセット回路１３
は分周オフセット値選択信号より分周オフセット値を決
定する。分周カウンタ１４は分周オフセット値を初期値
としてロードし、マスタークロックを分周し再生クロッ
ク信号を出力することにより、簡単な回路構成で高速な
再生クロック信号が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ通信、自動
車電話などのディジタル通信を行う場合に、復調器のデ
ータ判定に用いるディジタルフェイズドロックトループ
回路（以下、ディジタルＰＬＬと称す）に関するもので
ある。

【０００２】

【従来の技術】近年、通信手段は多機能性、機密性、安
定性、信頼性を要求されることからアナログ通信からデ
ィジタル通信への移行が盛んに行われている。ディジタ
ル通信において、復調器のクロック再生回路をディジタ
ル回路で構成することにより調整が不要で小型化するこ
とが可能になるという利点を有している。

【０００３】以下に従来のディジタルＰＬＬについて説
明する。図３は従来のディジタルＰＬＬのブロック図を
示すものである。図３において、１はデータ信号と再生
クロック信号を入力とし、位相誤差信号を出力する位相
比較器。２は位相誤差信号を入力とし、キャリー信号、
ボロー信号を出力する位相誤差蓄積カウンタ。３はキャ
リー信号、ボロー信号とマスタークロックを入力としパ
ルス列を出力するパルス発生回路。４はパルス列を入力
とし、再生クロック信号を出力する分周カウンタ。この
再生クロック信号の出力は前記位相比較器１にフィード
バックされる。

【０００４】以上のように構成されたディジタルＰＬＬ
について、以下その構成要素の関連動作を説明する。ま
ず、位相比較器１でデータ信号の位相と再生クロック信
号の位相を排他的論理和で比較し、位相誤差信号を出力
する。位相誤差信号は再生クロック信号の位相とデータ
信号の位相が同期しているとき、ハイレベル、ローレベ
ルの比率が等しくなるが（図５（ａ）参照）再生クロッ
ク信号の位相が遅れている場合は、ローレベルの比率が
大きくなり（図５（ｂ）参照）、再生クロック信号の位
相が進んでいる場合、ハイレベルの比率が大きくなる
（図５（ｃ）参照）。

【０００５】つぎに、位相誤差蓄積カウンタ２は、アッ
プダウンカウンタから構成され、位相比較器１からの出
力がＤ／Ｕ（ダウン／アップ）に与えられており、ハイ
レベルのときカウントダウンし、ローレベルのときカウ
ントアップする。ゆえに、位相誤差蓄積カウンタ２はデ
ータ信号に対し再生クロック信号が位相遅れのときはカ
ウントアップが多くなり、位相進みのときは逆にカウン
トダウンが多くなる。位相遅れが続くとカウンタのキャ
リー（最上位桁上がり）が発生してキャリー信号を出力
する。また、逆に位相進みが続くとカウンタのボロー
（最上位桁下がり）が発生してボロー信号を出力する。

【０００６】パルス発生回路３にキャリー、ボロー信号
のパルスが入力されないとき、マスタークロックの１／
２周期のパルス列を出力する（図４（ａ）を参照）。キ
ャリー信号入力に１つのパルスが入力されるとパルス発
生回路３の出力に１／２サイクルを付け加える（図４
（ｂ）を参照）。また、ボロー信号入力に１つのパルス
が入力されるとパルス発生回路３の出力から１／２サイ
クルを削除する（図４（ｃ）を参照）。

【０００７】つぎに、分周カウンタ４でパルス発生回路
３より出力されるパルス列を分周する（図４（ｄ）を参
照）。この分周した信号が再生クロック信号であり、位
相比較器１にフィードバックされる。 この一連の動作
により、位相が遅れているときにはパルス発生回路３で
パルスが挿入されて再生クロック信号の周波数を上げ、
位相が進んでいるときはパルスが削除され再生クロック
信号の周波数を下げる。そのため、再生クロック信号の
位相調整が連続的に行われる。

【０００８】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、パルス発生回路３の出力に１／２サイク
ルを挿入、削除といった複雑な処理が必要とされるので
回路構成が複雑になり高速な処理ができないという問題
点を有していた。

【０００９】本発明は上記従来の問題点を解決するもの
で、簡単な回路構成で高速処理を実現するディジタルＰ
ＬＬを提供することを目的とする。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに本発明のディジタルＰＬＬは分周オフセット値選択
信号より分周オフセット値を出力する分周オフセット回
路と前記分周オフセット値を初期値とする初期値設定可
能な分周カウンタよりなる構成を有している。

【００１１】

【作用】上記の構成によって、再生クロック信号の位相
ずれを示すオフセット値選択信号を入力とする分周オフ
セット回路から分周カウンタに分周オフセット値を初期
値として与えることにより、分周値を変動させて再生ク
ロックの周波数を変化させることができる。そのため連
続的に高速処理が可能なディジタルＰＬＬが実現でき
る。

【００１２】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本実施例のディジタルＰＬＬ
のブロック図を示すものである。図１に示すようにその
構成要素として、１１はデータ信号と再生クロック信号
を入力とし位相誤差信号を出力する位相比較器、１２は
位相誤差信号とマスタークロックを入力とし分周オフセ
ット値選択信号を出力する位相誤差蓄積カウンタ、１３
は分周オフセット値選択信号を入力とし分周オフセット
値を出力する分周オフセット回路、１４は分周オフセッ
ト値とマスタークロックを入力とし再生クロック信号を
出力する分周カウンタである。この再生クロックの出力
は位相比較器１１にフィードバックされる。

【００１３】以上のように構成されたディジタルＰＬＬ
について、その動作を説明する。まず、位相比較器１１
でデータ信号の位相と再生クロック信号の位相を排他的
論理和で比較し、位相誤差信号を出力する。位相誤差信
号は再生クロック信号の位相とデータ信号の位相が同期
しているとき、ハイレベル、ローレベルの比率が等しく
なるが（図５（ａ）参照）再生クロック信号の位相が遅
れている場合は、ローレベルの比率が大きくなり（図５
（ｂ）参照）、再生クロック信号の位相が進んでいる場
合、ハイレベルの比率が大きくなる（図５（ｃ）参
照）。

【００１４】つぎに、位相誤差蓄積カウンタ１２は、ア
ップダウンカウンタから構成され、位相比較器１１から
の出力がＤ／Ｕ（ダウン／アップ）に与えられており、
ハイレベルのときカウントダウンし、ローレベルのとき
カウントアップする。ゆえに、位相誤差蓄積カウンタ１
２はデータ信号に対し再生クロック信号が位相遅れのと
きはカウントアップが多くなり、位相進みのときは逆に
カウントダウンが多くなる。位相遅れが続くとカウンタ
のキャリー（最上位桁上がり）が発生してキャリー信号
を出力する。また、逆に位相進みが続くとカウンタのボ
ロー（最上位桁下がり）が発生してボロー信号を出力す
る。上記キャリー、ボロー信号は分周オフセット値の選
択信号とする。

【００１５】分周オフセット回路１３は位相誤差蓄積カ
ウンタ１２からの分周オフセット値選択信号より分周カ
ウンタ１４にロードする値を決定する部分である。位相
誤差蓄積カウンタ１２からキャリー信号が出力される
と、オフセット値はＳ−Ｔとし（なお、Ｓ、Ｔは任意の
整数値）、ボロー信号が出力されるとオフセット値はＳ
＋Ｔにする。どちらの出力もない場合オフセット値はＳ
にする。 分周カウンタ１４は分周オフセット回路１３
からの分周オフセット値を初期値としてロードし、上記
初期値より設定値までをカウントしてマスタークロック
を分周し再生クロック信号を出力する。仮に設定値が４
である場合の再生クロック信号波形を図２に示す。本実
施例ではＳ＝０、Ｔ＝１としている。図２（ａ）はオフ
セット値がＳ−Ｔの場合、図２（ｂ）はオフセット値が
Ｓの場合、図２（ｃ）はオフセット値がＳ＋Ｔの場合を
示している。図２（ｄ）はオフセット値が変化した場合
の再生クロック信号波形を示している。上記再生クロッ
ク信号の位相は位相比較器１１にフィードバックされ
る。この一連の動作により再生クロック信号の位相調整
が連続的に行われる。

【００１６】以上の構成においてＳを変えることにより
分周値を容易に変えることができる。また、Ｔを変える
ことによりデータ信号に対して再生クロック信号の追従
速度を容易に変えることができる。なお、Ｓ、Ｔを他の
データに基づいて変えることも推測できる。

【００１７】

【発明の効果】以上のように本発明のディジタルＰＬＬ
は、分周オフセット回路と初期値設定可能な分周カウン
タを設けることにより、再生クロック信号の位相調整が
簡単な回路構成で高速動作することができる優れたディ
ジタルＰＬＬを実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例のディジタルＰＬＬの構成を
示したブロック図

【図２】（ａ）は実施例におけるＳ−Ｔのときの再生ク
ロック信号を示した波形図 （ｂ）は実施例におけるＳのときの再生クロック信号を
示した波形図 （ｃ）は実施例におけるＳ＋Ｔのときの再生クロック信
号を示した波形図 （ｄ）は実施例における再生クロック信号を示した波形
図

【図３】従来のディジタルＰＬＬの構成を示したブロッ
ク図

【図４】（ａ）は従来例の１／２サイクル挿入、削除が
ないときのパルス列を示した波形図 （ｂ）は従来例の１／２サイクル挿入したときのパルス
列を示した波形図 （ｃ）は従来例の１／２サイクル削除したときのパルス
列を示した波形図 （ｄ）は従来例のパルス列から再生クロック信号を出力
した波形図

【図５】（ａ）は再生クロック信号が同期状態のときの
位相比較器の出力を示した波形図 （ｂ）は再生クロック信号が位相進みのときの位相比較
器の出力を示した波形図 （ｃ）は再生クロック信号が位相遅れのときの位相比較
器の出力を示した波形図

【符号の説明】

１１ 位相比較器 １２ 位相誤差蓄積カウンタ １３ 分周オフセット回路 １４ 分周カウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ信号と再生クロック信号を入力とし
   位相誤差信号を出力する位相比較器と、前記位相誤差信
   号を入力とし分周オフセット値選択信号を出力する位相
   誤差蓄積カウンタと、前記分周オフセット値選択信号を
   入力とし分周オフセット値を出力する分周オフセット回
   路と、前記分周オフセット値を初期値としてマスターク
   ロックを入力とし前記再生クロック信号を出力する分周
   カウンタを備えたディジタルフェイズドロックトループ
   回路。