JPH01262660A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に係シ、特にメモリセル読み出
し電位をダミー七ル読み出し電位（基準電位）と比較し
てセンス増幅を行う方式の半導体記憶装置におけるセル
アレイの／４ターンレイアウトに関する。

（従来の技術） 一般に、紫外巌消去盟再書き込み可能な読み出し専用メ
モリ（ＥＦＲＯＭ）において、アドレスによシ７選択さ
れたメモリセルから、その記憶データに応じて読み出さ
れた電位をダミーセル読み出し電位（基準電位）と比較
してデータの＠１”、＠Ｏ″の判定を行うための構成は
、概念的に第２図に示すようなものである。即ち、デー
タ記憶用メモリセルＭＣは、実際にはｍ行Ｘｎ列のマト
リクス状に配列されており、ｍ本あるワード線の中から
１本のワード線ＷＬがロウデコーダ（図示せず）によシ
選択され、ｎ本あるビット線の中から１本のビット線が
Ｙセレクタ（カラムセレクタ）Ｃ８によシ選択されるこ
とによって、この選択されたワード線およびビット線が
各対応して制御ｅ−）およびドレインに接続されている
１つのメモリセルＭＣが選択される。この選択されたメ
モリセルＭＣは、前記ＹセレクタＣＢを介してバイアス
回路および負荷回路２１に接続されておシ、上記メモリ
セルＭＣＩＣ記憶されているデータによシ変化するビッ
ト線電位がバイアス回路および負荷回路２１によシ増幅
されたのち、センス＠ＳＬを介して差動増幅器２２の一
方の入力端（比較入力端）に入力される。この差動増幅
器２２の他方の入力端（基準入力端）Ｋは、ダミーセル
側回路から基準電位ｖｌが与えられる。このダミーセル
側回路は、前記データ記憶用メモリセルＭＣから差動増
幅器２２の比較入力端までの経路と回路的に１１ぼ対称
に設けられておシ、ダミーセルＤＭＣ、ダミービ。

）　ｄ　ＤＢＬ％Ｙセレクタ等価トランジスタＣ８′、
バイアス回路および負荷回路２３、およびダミーセンス
！（基準電位線）ＲＬからなシ、前記記憶用メモリセル
ＭＣの記憶データの１”　＠Ｑｎに石じて変化するセン
ス線ＳＬの電位のほぼ中間レベルの定電位に設定された
基準電位Ｖ、を発生する。したがって、前記差動増幅器
２２は、センス線ＳＬの電位Ｖ−がダミーセンス線ＲＬ
の電位（基準電位）ｖｌよシ高いか低いかを検知してデ
ータの′″１″、″′０″を判定することが可能になっ
ている。なお、差動増幅器２２、一対のセンス＠ＳＬ、
ＲＬおよび一対のバイアス回路および負荷回路２１．２
３の部分を、以下の説明の便宜上、センスアンｆＳＡと
称する。

一方、ＥＦＲＯＭは、通常、ＴＴＩ、　（）ランシスタ
・トランジスタ・ｃｒシック）回路とのコンパティビリ
ティを有する出力を得るために出力バッファに電流駆動
能力を持たせている。これＫよって、データ出力時には
テッグ内部電源線に電位変動（雑音）が発生する。この
雑音を抑制するために、上記電源線を、出力バッファと
他の内部回路とで別系統に分離するなどの方法が考えら
れるが、この電源線の分離だけでは完全に前記雑音を抑
制することは不可能である。このように電源１ｉＩＫ雑
音が生じると、この電源線から電圧を供給されている内
部回路の各ノードの電位も当然に揺れることになシ、前
記ビット線ＢＬ、ダミービ、ト線ＤＢＬ　、センス線Ｓ
Ｌおよび基準電位線ＲＩ、の電位も揺れることになる。

いま、前記データのｗｌｓ、”０”の判定を行う差（ａ
）　、　（ｂ）に示すように同期して揺れるのであれば
、上記両電位ｖａ、ｖ鳳の上下関係が誤って逆転するこ
とはなく、データの＠ｌ”、Ｏ″の判定を誤まることは
ない。しかし、上記両電位Ｖ１１　＋　Ｖｌの揺れの周
期が異なシ、例えば第３図（ｅ）　Ｋ示すようになった
場合には、図中でで示す期間で両電位ｖａ、ｖＩＩの上
下関係が逆転するので、データのｊｔ＊、″ｌＯ”の判
定を誤ｐ１本来の値とは反転した値を出力するようにな
ってしまう、このような誤シを避けるためには、前記し
たように両電位Ｖｌｌ　ｅ　Ｖｌが同じ周期で揺れるよ
うにすればよく、このためにはピット線ＢＬおよびダミ
ービット線ＤＢＬ　Ｋそれぞれ付加される容量（寄生容
量を全て含むもの）を互いに等しくすることを始めとし
て、差動増幅器２２の比ておくことが必要である。

ここで、前記メモリセルＭＣからセンスアンプ入力まで
の信号経路とダミーセルＤＭＣからセンスアンプ入力ま
での信号経路を第４図に示し、各経路における種々の容
量について説明する。この図では、ＹセレクタＣ８が二
段のトリー構造を有する場合を例示している。センスア
ンプＳＡの一方の入力ノードａは、−段目のＸ個のカラ
ム選択用ＭＯ８）ランシスタＴ１〜Ｔｘの各ドレインに
接続されておシ、このトランジスタ７１％Ｔｘの各ソー
ス側に二段目のｍ個のカラム選択用ＭＯ８）ランゾスタ
Ｔ、〜Ｔｍの各ドレインが接げされ、このトランジスタ
Ｔ１〜Ｔｍの各ソース側のビット線ＢＬに複数個のメモ
リセル（浮ｆｉｒ−）ｉｔ）？ンゾスタ）ＭＣ・・・の
各ドレインが接続されている。上記−段目のトランジス
タＴ１〜Ｔ！のうちの１：）ＴＩがカラム系デコーダ出
力によシ選択されて導通状態になシ、この選択されたト
ランジスタのソース（ノードｂ）に接続されている二段
目のトランジスタＴ、〜Ｔ１ｎのうちのｌりＴｒｎがカ
ラムデコーダ出力によ）選択されて導通状態になシ、こ
の選択されたトランジスタのソース（ノードｃ）Ｋビッ
ト線ＢＬを介して接続されているメモリセルＭＣ・・・
のうちの１つがロウデコーダ出力によ）選択されるよう
になっている。この際、−段目の導通しているカラム選
択用トランジスタについては、ドレインおよびソースの
拡散容量やチャネル部のｒ−）容量等が入力ノードａに
付加されることになシ、（ｘ−１）個の非導通となって
いるカラム選択用トランジスタのそれぞれのドレインの
拡散容量およびドレイン・ｆ−）間の容量が前記入力ノ
ードａに付加されている。また、信号経路のノードｂに
ついても、上記入力ノードａと同様に、導通しているト
ランジスタの容量および非導通の（ｍ−１）個のトラン
ジスタの容量が付加されていることになる。さらに、信
号経路のノードＣ（つまシビット線ＢＬ）については、
ダートに接続されているワード線が選択されることによ
って導通している１個のメモリセルＭＣのドレインおよ
びソースの拡散容量とチャネル部のｆ−）容量等が付加
されると共に、各非選択セルのドレインの拡散容量やド
レイン・ｒ−）間の容量も付加されている。この場合、
メモリの集積度が上がるにつれて１本のピット線ＢＬＫ
接続されているメモリセル数モ増加するので、前記非選
択セルによる容量の寄与が大きくなる。

＝方、ダミービット線ＤＢＬ側の信号経路も上記ビット
ＭＢＬ側の信号経路に揃えるように容量を付加し、セン
スアンプＳＡの２つの入力ノードａ。

ａ′が等しい容量を持つようにする必要がある。そこで
、Ｙセレクタ等価トランジスタＣＳ’も二段で構成され
、−段目には常に導通状態となる１個のＭＣ８）ランソ
スタＴｘ′　と、前記（ｘ　−１）個の非導通状態のト
ランジスタによるドレイン拡散容量およびドレイン・ダ
ート間容量に８当する容量Ｃ１が接続されている。そし
て、上記導通状態のトランジスタＴｘ′のソース１ｉｌ
Ｋは、常に導通状態となる１個のＭＣ８トランジスタＴ
ｒｎ′と、前記（ｍ−１）個の非導通状態のトランジス
タによるドレイン拡散容量およびドレイン・ｆｆ−）間
容量に相当する容量Ｃ！が接続されている。そして、上
記導通状態のトランジスタＴｍ′のソース肯のダミービ
ット線ＤＥＬには、１個のダミーセルＤＭＣと、前記ピ
ット線ＢＬＫ接続されている非選択のメモリセルそれぞ
れのドレイン拡散容量やドレイン・ｆ−）間の容量に相
当する容量Ｃｓが接続されている。なお、ダミーセルＤ
ＭＣは、ｍ行Ｘｎ列のメモリセルアレイとは別の場所に
、単独に、あるいは小さなアレイ状をなして設けられる
場合もある。しかし、メモリの集積度が上がると、前述
したように非選択セル数が増えるに伴って上記容量Ｃ３
が大きくなってくるので、この容量Ｃ３をメモリセルア
レイ外部のダミーセルのドレインノードＣ′に付加する
ことはノ９ターン的に４しくなる。そこで、−数的には
、第５図に示すように、（ｍ　＋　１　）行ｘ（ｎ＋１
）列のセルアレイのうち、ｍ行Ｘｎ列のセルをデータ記
憶用のメモリセルＭＣとし、残った１行と残った１列（
ダミーピッ）りの交点に位置する１（１のセルをダミー
セルＤＭＣとして用いておシ、このようにダミーセルＤ
ＭＣをセルアレイ内に設けるなどの／臂ター７レイアウ
トを採用している。

なお、Ｃは回路動作としては使用されないセルである。

このような／４ターンレイアウトの場合、ダミーピ、）
＠ＤＢＣにドレインが接続された複数のセルＤＣ・・・
の容量が前記Ｃｓに相当し、このセルＤＣ・・・はダミ
ー容量用セルとして作用する。また、ダミーセルＤＭＣ
および上記ダミー容量用セルＤＣ・・・がメモリセルア
レイ内に記憶用メモリセルＭＣ群とほぼ同じ形状に加工
されるので、アレイ外部に前記Ｃｓに相当する容量を形
成する場合に比べて、本質的にダミーピｙ　）　１ｍ　
ＤＢＬの付加容量とビｙ）ＪＢＬ・・・それぞれの付加
容量とが揃うことになる。

次に、ダミー容量用セルＤＣ・・・のパターンについて
考察する。第５図のメモリセルアレイにおけるワード線
Ｗ１〜ＷｒＱは、通常は１本が選択されてハイレベルと
なっている。そのため、ダミー容量用セルＤＣ・・・を
データ記憶用メモリセルＭＣ・・・のトランジスタと全
く同様の／４ターンで形成すると、選択された１本のワ
ード線に接続されている１個のダミー容量用セルが導通
するととＫよってダミービット線の電荷を放電してしま
うことになシ、所定の基準電位が得られなくなる。これ
を避けるため、従来は、第６図（ａ）　Ｋ示すようなデ
ータ記憶用メモリセルＭＣのトランジスタのパターンに
対して、ダミー容量用セルＤＣのｚ４ターンを第６図（
ｂ）に示すように形成してい友。即ち、第６図（息）の
メモリセルＭＣは、ドレイ／拡散領域６１とソース拡散
領域６２との間にチャネル部が形成され、このチャネル
部領域上に第１のダート絶縁膜（図示せず）を介して浮
遊ダート電極（図示せず）が形成され、この上に第２の
ｒ−ト絶縁膜（図示せず）を介して制御ｙ−ト電極（ワ
ード線Ｗ１＋１の一部）が形成され、上記ドレイン拡散
領域６１１Ｃビ、ト線ＢＬがコンタクト（コンタクト部
を６番で表わす・ンしている。これに対して、第６図（
ｂ）のダンー容量用セルＤＣは、ドレイン拡散領域６１
、ソース拡散領域６２、第１のｅ−）絶縁ｉ（図示せず
）、浮遊ｒ−）電極（図示せず）、第２のダート、絶縁
膜（図示せず）、制御ダート電極およびワード線Ｗｉ＋
１　、ドレイン拡散領域とダミービット線ＤＢＬとのコ
ンタクト部６３は形成されているが、チャネル部は形成
されていない。したがって、メモリセルＭＣのドレイン
拡散容量には、ドレインコンタクト用拡散領域の容量と
、チャネル部近傍のドレイン拡散領域りの容量と、ドレ
インとｒ−トとのオーバ−２ツグ部に存在するドレイン
・ダート間容量が含まれるのに対して、ダミー容量用セ
ルＤＣのドレイン拡散容量には、ドレインコンタクト用
拡散領域の容量は含まれるがチャネル部近傍のドレイン
拡散領域が存在しないので、その拡散容量およびドレイ
ン・？−）間容量が含まれず、その分だけダミービット
線ＤＢＬに対する付加容量とビｙ　）　１ｍ　Ｂ　Ｌの
付加容量とが不平衡になってしまう。

また、第６図伽）のダミー容量用セルＤＣは、第７図に
示すようにドレイン拡散領域６ノとソース拡散領域６２
との間のフィールド領域６４上に浮遊ｒ−）電極６５お
よびワードｍ＜通常は多結晶シリコンからなる）　Ｗ＋
＋１が形成されておシ、ワード！Ｗｔ＋１をｒ−）電位
とするポリスイールドトランジスタとなっている。そし
て、ｌＰＲＯＭでは、メモリセルへのデータの誉き込み
に際しては、セルトランゾスメのドレイン（ピット線）
および制御グー）１１Ｃｆｆｌ（ワード線）に高電位を
印加して書き込みを行うものであシ、書き込みの対象と
なるメモリセルに接続されているワード線は書き込み用
の高電圧ＶＰＰまで電位が上がる。すると、このワード
線に共通に接続されている第７図の？リフイールドトラ
ンジスタの制御ｆｆ−）［億（ワード線Ｗｉ＋１）Ｋも
上記高電圧ＶＰＰが印加されることになるので、このと
きにＩリフイールドトランジスタが導通することのない
ように、そのドレイン拡散領域６１とソース拡散領域６
２との間の距離を大きくとるように設計しておく必要が
生じる。しかし、セルサイズはＥＰＲＯＭチップのサイ
ズを左右する最大の要因であるので、加工上杵される最
小のデデインルールを採用するのが通常である。したが
って、前記ダミー容量用セルトランジスタ（ポリスイー
ルドトランジスタ）のフィールド反転（導通）を避ける
ために１そのセルサイズを大きくすることはチ、ｆサイ
ズが大きくなってしまう。

（発明が解決しようとする課題） 本発明は、上記したように、ピット線に接続されるデー
タ記憶用セルの／９ターンとダミービ。

ト線に接続されるダミー容量用セルのパターンとが異な
ることによシ上記両ビット線の付加容量がボ平衡になシ
、データ出力時の電源変動によシセル読み出しデータの
１１”、′Ｏ１″の判定を誤るおそれがあるという問題
点、およびダミー容量用セルによ多形成されるフィール
ドトランジスタがデータ書き込み時に導通し、これを避
けるためにセルサイズを大きくすることはチ、ｆナイズ
が大きくなってしまうという問題点を解決すべくなされ
たもので、上記データ記憶用セルによるビ、ト線付加容
量とダミー容量用セルによるダミービット線付加容量と
が平衡し、電源変動が生じてもセル読み出しデータの＠
ｌ”　＠ＱＨを正しく判定することが可能になシ、しか
もダミー容量用セルが導通してもダき−ビット線の電荷
を放電することもなく、そのセルサイズを特に大きくし
なくて済む半導体記憶装置を提供することを目的とする
。

［発明の構成］ （ｎ題を解決するための手段） 本発明の半導体記憶装置は、複数個のデータ記憶用メモ
リセルの各一端が接続されているビ。

ト線に選択されたメモリセルから読み出された電位と、
１個のダミーセルおよび複数個のダミー容量用セルの各
一端が接続されているダミービット線に上記ダミーセル
から読み出された電位とを比較してメモリセル読み出し
データの＠１”、″ＯＮの判定を行う差動増幅型センス
ア／ノを有し、上記メモリセル、ダミーセルおよびダミ
ー容量用セルが同一セルアレイ内に形成されてなル、前
記ダミー容量用セルはＭＯＳ　）ツンシスタからなシ、
このダミー容量用セルトランジスタの他端は電気的に浮
遊状態にされていることを特徴とする。

（作用） ビット線に対するメモリセルトランジスタの接続の態様
とダミービット線に対するダミー容量用セルトランジス
タの接続の態様とが揃うので、ビット線付加容量とダミ
ービット線負荷容量とが平衡するようになる。しかも、
ダミー容量用セルトランジスタのダミービット線接続端
ではない方の拡散領域が電気的に浮遊状態になっている
ので、選択ワード線に接続されているダミー容量用セル
トランジスタがオンになってもダミービット線の電荷を
放電することはない。また、ダミー容量用セルはＭＯＳ
　）ランシスタを形成しており、このセルによってフィ
ールドトランジスタが形成されることはない。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、前記第２図、第４図、第５図および第６図（
、）を参照して前述したようなＥＦ　ＲＯＭにおけるセ
ルアレイの一部のパターンレイアウトを示しておシ、デ
ータ記憶用メモリセルトランジスタＭＣ・・・は、それ
ぞれドレイン拡散領域１１がドレインコンタクト部１３
でビットｌｓ（図示せず）に接続されておシ、第６図（
轟）を参照して前述したものと同様に構成されている。

この場合、ロウ方向に並ぶメモリセルトランジスタＭＣ
・・・の各ソース拡散領域１２は基板表面でロウ方向く
形成され九ソース拡散領域１２で接続されておシ、この
ソース拡散領域Ｉ２はソースコンタクト部１４でｖａｎ
電源線（図示せず）に接続されている。一方、ダミーセ
ル用トランジスタＤＭＣは、上記メモリセルトランジス
タＭＣとは別のカラムにメモリセルトランジスタと同様
に構成されておル、そのドレインコンタクト部１３でダ
ミービットＭ（図示せず）に接続されておシ、そのソー
ス拡散領域１２は前記メモリセルトランジスタＭＣ用の
ソース拡散領域１２に接続されている。このダミーセル
トランジスタＤＭＣと同一カラム方向に並んで形成され
ている複数個のダミー容量用セルＤＣ・・・は、それぞ
れ前記メモリセルトランジスタＭＣ・・・と同様に形成
され、力２ム方向に並ぶ２個づつのソース拡散領域相互
はソース拡散領域１２で接続されているが、ロウ方向Ｋ
ａ１合うメモリセルトランジスタ用のソース拡散領域１
２とは分離されておシ、電気的に浮遊状態にされている
。

上記構成のＥＦＲＯＭによれば、メモリセルとダミーセ
ルとダミー容量用セルとが同一セルアレイ内に形成され
ているので、パターン構成が容易であシ、ビット線付加
容量とダミービット線付加容」とが揃い易くなる。この
場合、メモリセルのパターンとダミー容量用セルのパタ
ーンとがほぼ同じであるので、上記２つの付加容量が平
衡になり、データ出力時の電源変動が生じても、ピット
線電位とダミービット線電位とが同期して揺れるようＫ
なシ、この２つの電位の上下関係が逆転することもなく
、メモリセル読み出しデータの１１″、”０″の判定を
誤るおそれはない。また、選択されたワード線に接続さ
れているダミー容量用セルトランシスタが導通しても、
そのソース拡散領域は電気的に浮遊状態になっているの
で、ダミーピット線の電荷を放電してしまうおそれもな
い。また、ダミー容量用セルはＭＣ３）ランゾスタが形
成されておシ、フィールトド２ンジスタとはならないの
で、このフィールドトランジスタのフィールド反転を防
止するためにセルサイズを特に大きくする必要はなく、
このダミー容量用セルトランジスタをメモリセルトラン
ジスタと同一サイズで小さく形成しておくことができ、
チップサイズが特に大きくなることもない。

［発明の効果コ 上述したように本発明の半導体記憶装置によれば、デー
タ記憶用セルによるビット線付加容量とダミー容量用セ
ルによるダミービット線付加容量とが平衡するので、電
源変動が生じてもセル読み出しデータの＠１１１．＠Ｑ
”を正しく判定することが可能になシ、シかもダミー容
量用セルが導通してもダミーピット線の電荷を放電する
こともなく、そのセルサイズを特に大きく必要もないの
でチップサイズの増大をまねくことはない。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置におけるセルアレイの
一部のパターンを示す図、第２図はＥＦＲＯＭのデータ
読み出し系を概念的に示すブロック図、第３図（ａ）乃
至（ｃ）はそれぞれ第２図中のセンス線電位および基準
電位線電位が電源変動によシ変動する様子を示す波形図
、第４図は第２図のセンスアンプ以外の部分を具体的に
示す回路図、第５図は第４図中のメモリセル、ダミーセ
ルおよびダミービット線付加容量Ｃｓに相当するダミー
容量用セルのアレイを示す図、第６図（１）は第５図中
のメモリセルトランジスタのパターンを示す図、第６図
伽）は第５図中のダミー容量用セルの従来のノ量ターン
を示す図、第７図は第６図（ｂ）のダミー容量用セルか
らなるポリフィールドトランジスタを示す断面図である
。 ＭＣ・・・データ記憶用メモリセル、ＢＬ・・・ビット
Ｍ、ＤＭＣ・・・ダミーセル、ＤＣ・・・ダミー容量用
セル、ＤＢＬ・・・ダミービット線、ＳＡ−・・センス
アンプ、１１・・・ドレイン拡散領域、１２・・・ソー
ス拡散領域、１３・・・ドレインコンタクト部、１４…
ソ一スコンタクト部。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 、ＳＡ

Claims (1)

【特許請求の範囲】
1. 複数個のデータ記憶用メモリセルの各一端が接続されて
   いるビット線に選択されたメモリセルから読み出された
   電位と、１個のダミーセルおよび複数個のダミー容量用
   セルの各一端が接続されているダミービット線に上記ダ
   ミーセルから読み出された電位とを比較してメモリセル
   読み出しデータの“１”、“０”の判定を行う差動増幅
   型センスアンプを有し、上記メモリセル、ダミーセルお
   よびダミー容量用セルが同一セルアレイ内に形成されて
   なる半導体記憶装置において、前記ダミー容量用セルは
   ＭＯＳトランジスタからなり、このダミー容量用セルト
   ランジスタの他端は電気的に浮遊状態にされていること
   を特徴とする半導体記憶装置。